特許
J-GLOBAL ID：200903068224679814

半導体記憶素子

発明者：
上田 徹

上田 徹 について

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福島 康守

福島 康守 について

, 
中村 健太

中村 健太 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (1件)： 青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-271436
公開番号（公開出願番号）：特開平11-111869
出願日： 1997年10月03日
公開日（公表日）： 1999年04月23日
要約：
【要約】【課題】 しきい値電圧や書き込み性能等の特性ばらつきを低減でき、かつ低消費電力の不揮発性を有する半導体記憶素子を提供する。【解決手段】 シリコン基板1に形成されたソース領域9,ドレイン領域10およびソース,ドレイン領域9,10間のチャネル領域3と、上記チャネル領域3上に所定の間隔をあけて形成され、上記チャネル領域3に流れるチャネル電流を制御するゲート電極8と、上記チャネル領域とゲート電極8との間にゲート電極8側から順に形成されたコントロールゲート絶縁膜7,浮遊ゲート6およびトンネル絶縁膜4を有する。上記浮遊ゲート6は、チャネル領域3の表面に略平行に直線状に配列された複数の結晶粒6aである。
請求項（抜粋）：
半導体材料で形成されたソース領域,ドレイン領域および上記ソース領域と上記ドレイン領域との間のチャネル領域と、上記チャネル領域上に所定の間隔をあけて形成され、上記チャネル領域に流れるチャネル電流を制御する制御ゲート領域とを有し、上記チャネル領域と上記制御ゲート領域との間に上記制御ゲート領域側から順に形成された第1の絶縁膜,浮遊ゲート領域および第2の絶縁膜を有する半導体記憶素子において、上記浮遊ゲート領域は、上記チャネル領域の表面に略平行に直線状に配列された複数の粒状領域か、または、上記チャネル領域の表面に略平行に形成された直線状領域であることを特徴とする半導体記憶素子。
IPC (4件)：
H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115
FI (2件)：
H01L 29/78 371 ,  H01L 27/10 434
引用特許：
審査官引用 (4件)
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