特許
J-GLOBAL ID：200903068295563248

ASICとFPGAを含む混載集積回路及び電子回路装置

発明者：
田口 秀樹

田口 秀樹 について


出願人/特許権者：
東芝マイクロエレクトロニクス株式会社

東芝マイクロエレクトロニクス株式会社 について

, 
株式会社東芝

株式会社東芝 について


代理人 (1件)： 三好 秀和 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-361484
公開番号（公開出願番号）：特開2002-246538
出願日： 2001年11月27日
公開日（公表日）： 2002年08月30日
要約：
【要約】 (修正有)【課題】 特定用途向け半導体集積回路(ASIC)とField Programmable Gate Arrey(FPGA)を組み合わせることによって、十分なパフォーマンスを持った混載集積回路を提供する。【解決手段】 この混載集積回路1は、表面に電極パターンが形成された共通基板3と、前記共通基板に搭載されたASIC5と、前記共通基板に搭載されたFPGA7と、前記共通基板に設けられた外部端子と、前記ASICとFPGAを保護する絶縁材からなり、前記FPGAは、前記外部端子から与えられた制御信号によって電気的に書き換え可能な記憶素子を備え、この記憶素子に所望の動作仕様に対応する回路データを格納することによって、前記ASICとFPGA内部は、前記共通基板の電極を介して、互いに信号を交換することによって所定の動作仕様を実現する。
請求項（抜粋）：
電極パターンが形成された共通基板と、前記共通基板に搭載されたASICからなる第1のモノリシック半導体集積回路と、前記共通基板に搭載されたFPGAからなる第2のモノリシック半導体集積回路と、前記共通基板に設けられた外部端子とからなり、前記第1のモノリシック半導体集積回路と前記第2のモノリシック半導体集積回路は、前記共通基板の電極パターンを介して、互いに信号を交換することによって所定の動作仕様を実現し、前記第2のモノリシック半導体集積回路は、前記外部端子から与えられた制御信号によって電気的に書き換え可能な記憶素子を備え、この記憶素子に所望の動作仕様に対応する回路データを格納することによって、内部の接続を変更し、その動作仕様にあったハードウェアを実現し、前記第1のモノリシック半導体集積回路は、前記第2のモノリシック半導体集積回路の記憶素子の一部を、前記第1のモノリシック半導体集積回路の動作に必要なデータを格納する記憶領域として利用することを特徴とする混載集積回路。
IPC (3件)：
H01L 25/04 ,  H01L 21/82 ,  H01L 25/18
FI (2件)：
H01L 25/04 Z ,  H01L 21/82 A
Fターム (8件)：
5F064AA03 ,  5F064AA04 ,  5F064AA07 ,  5F064BB13 ,  5F064FF04 ,  5F064FF36 ,  5F064FF48 ,  5F064FF52
引用特許：
審査官引用 (4件)
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