特許
J-GLOBAL ID：200903068344784107

半導体集積回路、半導体集積回路モジュール、および、半導体集積回路システム

発明者：
内田 敏也

内田 敏也 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 石田 敬 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-213880
公開番号（公開出願番号）：特開平10-055668
出願日： 1996年08月13日
公開日（公表日）： 1998年02月24日
要約：
【要約】【課題】 位相同期した制御信号を複数の対象に供給する半導体集積回路、半導体集積回路モジュール、および、半導体集積回路システムに関し、対象の物理的な位置に関わらず位相同期した制御信号を供給することを目的とする。【解決手段】 第1の遅延制御回路21の出力端から複数の対象回路50〜57の各々の入力端までの各リアル配線41の長さをそれぞれほぼ等距離にすると共に、ダミー配線手段42の配線負荷の大きさを該第1の遅延制御回路21から1の該対象回路50〜57までのリアル配線41の配線負荷の大きさにほぼ一致させるように構成する。
請求項（抜粋）：
制御信号(CLK)が供給される第1および第2の遅延制御回路(21,22)と、該第1の遅延制御回路(21)の出力信号がそれぞれリアル配線(41)を介して供給される複数の対象回路(5;50〜57)と、前記第2の遅延制御回路(22)のダミー出力信号がダミー配線手段(42)を介して供給され、前記制御信号と該ダミー配線手段の出力信号の位相を比較して、その比較結果により前記第1および第2の遅延制御回路における遅延時間を制御する位相比較回路(3)とを具備する半導体集積回路であって、前記第1の遅延制御回路(21)の出力端から前記複数の対象回路(5;50〜57)の各々の入力端までの各リアル配線(41)の長さをそれぞれほぼ等距離にすると共に、前記ダミー配線手段(42)の配線負荷の大きさを該第1の遅延制御回路(21)から1の該対象回路(5;50〜57)までのリアル配線(41)の配線負荷の大きさにほぼ一致させるように構成したことを特徴とする半導体集積回路。
IPC (8件)：
G11C 11/407 ,  G06F 1/10 ,  G06F 15/78 ,  G11C 11/401 ,  H01L 21/82 ,  H01L 27/04 ,  H01L 21/822 ,  H03L 7/00
FI (7件)：
G11C 11/34 354 C ,  G06F 15/78 ,  H03L 7/00 D ,  G06F 1/04 330 A ,  G11C 11/34 362 C ,  H01L 21/82 W ,  H01L 27/04 D
引用特許：
審査官引用 (6件)
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