特許
J-GLOBAL ID：200903068577943922

半導体装置及びその製造方法

発明者：
井口 直

井口 直 について

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角田 弘昭

角田 弘昭 について

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石田 勝広

石田 勝広 について

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間 博顕

間 博顕 について

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飯塚 裕久

飯塚 裕久 について

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森 誠一

森 誠一 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 三好 秀和 ,  三好 保男 ,  岩▲崎▼ 幸邦 ,  川又 澄雄 ,  中村 友之 ,  伊藤 正和 ,  高橋 俊一 ,  高松 俊雄
公報種別：公開公報
出願番号（国際出願番号）：特願2002-338452
公開番号（公開出願番号）：特開2004-172488
出願日： 2002年11月21日
公開日（公表日）： 2004年06月17日
要約：
【課題】ワード線と半導体基板との間の電気的短絡を防止し、電気的信頼性の高い不揮発性記憶回路を備えた半導体装置及びその製造方法を提供する。【解決手段】不揮発性記憶回路を備えた半導体装置において、第1のトレンチ30とその内部を埋設する分離用充填材31とを有する素子分離領域3と、ゲート幅方向に隣接するメモリセルMの浮遊電極5間に表面部分に比べて深い部分のトレンチ幅が小さい第2のトレンチ20と、第2のトレンチ内部20に一部が埋設されたワード線7WLとを備える。【選択図】 図1
請求項（抜粋）：
半導体基板上において浮遊電極を有するメモリセルを行列状に配列したメモリセルアレイと、 ゲート幅方向に隣接する前記メモリセル間において前記半導体基板の表面から深さ方向に向かって配設された第1のトレンチとこの第1のトレンチ内部を埋設する分離用充填材とを有する素子分離領域と、 前記ゲート幅方向に隣接する前記メモリセルの浮遊電極間において前記素子分離領域の分離用充填材の表面からその深さ方向に向かって配設され、表面部分に比べて深い部分のトレンチ幅が小さい第2のトレンチと、 前記メモリセルに接続され、前記第2のトレンチ内部に埋設されるとともに前記ゲート幅方向に延在するワード線と を有する不揮発性記憶回路を備えたことを特徴とする半導体装置。
IPC (6件)：
H01L21/8247 ,  H01L21/3213 ,  H01L21/76 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (4件)：
H01L27/10 434 ,  H01L29/78 371 ,  H01L21/76 L ,  H01L21/88 D
Fターム (66件)：
5F032AA35 ,  5F032AA44 ,  5F032AA45 ,  5F032AA77 ,  5F032BA01 ,  5F032BB08 ,  5F032CA03 ,  5F032CA17 ,  5F032CA23 ,  5F032DA02 ,  5F032DA03 ,  5F032DA04 ,  5F032DA23 ,  5F032DA25 ,  5F032DA26 ,  5F032DA30 ,  5F032DA33 ,  5F032DA53 ,  5F032DA57 ,  5F032DA74 ,  5F032DA78 ,  5F032DA80 ,  5F033HH04 ,  5F033HH09 ,  5F033HH28 ,  5F033JJ01 ,  5F033JJ09 ,  5F033KK01 ,  5F033MM07 ,  5F033PP09 ,  5F033PP14 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ13 ,  5F033QQ28 ,  5F033RR04 ,  5F033RR06 ,  5F033SS13 ,  5F033TT02 ,  5F033VV06 ,  5F033VV16 ,  5F033XX31 ,  5F083EP02 ,  5F083EP05 ,  5F083EP23 ,  5F083EP55 ,  5F083EP56 ,  5F083EP76 ,  5F083EP77 ,  5F083JA04 ,  5F083JA35 ,  5F083KA01 ,  5F083KA05 ,  5F083LA12 ,  5F083LA16 ,  5F083NA01 ,  5F083NA06 ,  5F083NA08 ,  5F083PR40 ,  5F101BA12 ,  5F101BA13 ,  5F101BB02 ,  5F101BD34 ,  5F101BD35 ,  5F101BD36
引用特許：
審査官引用 (5件)
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