特許

J-GLOBAL ID：200903068921758374

半導体メモリー、及びその製造方法

発明者： 中田 眞佐美 ,  木村 紳一郎 ,  芝 健夫 ,  宮内 昭浩 ,  松岡 秀行 ,  西田 彰男 ,  村上 英一 ,  内野 俊 ,  山中 俊明 ,  井上 洋典 ,  鈴木 誉也 ,  安藤 敏夫
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平9-121471
公開番号（公開出願番号）：特開平10-303388
出願日： 1997年04月25日
公開日（公表日）： 1998年11月13日
要約：

【要約】【課題】キャパシタ構造を有する半導体メモリ装置において、高集積化に伴って必要となるキャパシタの静電容量増加のために、簡便で制御性のよい方法で、容量部の占有面積を増加させることなく電極の表面積を増加させることを課題とする。【解決手段】本発明では、既存の減圧、低圧化学気相法によるシリコン膜の堆積工程において、ゲルマニウムを含むガスを添加することによって、一回の製造工程で、凹凸表面形状を持った薄膜が容易に形成できる。多結晶シリコン基板の多結晶粒径を変えたり、成長温度,原料ガスの混合比を変えることによって、容易に結晶粒形や形状を制御できる。さらに、原料ガス中に塩化水素ガスを添加することによって、多結晶,単結晶,絶縁膜を持った基板において、単結晶上のみ、単結晶上と多結晶上のみ、に堆積する選択成長も可能である。

請求項（抜粋）：

情報を記録するため、半導体素子と組合わされて設けられるキャパシタを有する半導体メモリーにおいて、前記キャパシタが、誘電体膜からなる容量部と、該誘電体膜により被覆される下部電極と、該誘電体膜の少なくとも一部を被覆する上部電極とを有し、かつ該下部電極が、少なくともゲルマニウムを含むことを特徴とする半導体メモリー。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822

FI (2件)：

H01L 27/10 621 Z ,  H01L 27/04 C

引用特許：

審査官引用 (4件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平5-011386   出願人：松下電器産業株式会社
• コンデンサ及びその製造方法
  公報種別：公開公報   出願番号：特願平5-086423   出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平4-154896   出願人：日本電気株式会社
• 多結晶シリコン膜の形成方法
  公報種別：公開公報   出願番号：特願平6-102411   出願人：日本電気株式会社