特許
J-GLOBAL ID：200903068944772706

層間絶縁膜の損傷を防止しうる半導体メモリ素子及びその製造方法

発明者：
元 皙 俊

元 皙 俊 について

, 
柳 次 英

柳 次 英 について


出願人/特許権者：
三星電子株式会社

三星電子株式会社 について


代理人 (1件)： 八田 幹雄 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-274872
公開番号（公開出願番号）：特開2002-124583
出願日： 2001年09月11日
公開日（公表日）： 2002年04月26日
要約：
【要約】 (修正有)【課題】 層間絶縁膜の損傷を防止する半導体メモリ素子及びその製造方法を提供する。【解決手段】 コンタクトホール45が形成された層間絶縁膜パターン42aと接着層パターン44aとを備え、接着層パターンはタンタル酸化膜で構成することが望ましい。コンタクトホール内にはプラグ46aが充填されるか、或いはコンタクトホールに充填されつつ接着層パターンの表面より高く突出して形成されてる。接着層パターン上には漏れ電流防止膜パターン48aが形成され、漏れ電流防止膜パターンはタンタル酸化膜、シリコン窒化膜またはこれらの組み合わせ膜で構成することが望ましい。プラグ上ではプラグと電気的に連結したキャパシタの下部電極52aが形成されている。キャパシタの下部電極は白金族貴金属膜で構成することが望ましい。
請求項（抜粋）：
半導体基板の一部を露出するコンタクトホールが形成された層間絶縁膜パターンと、前記層間絶縁膜パターン上に形成された接着層パターンと、前記コンタクトホール内に充填されたプラグと、底面と壁面とを有し、前記底面の少なくとも一部は前記プラグの上面の一部と接触するキャパシタの下部電極と、前記接着層パターンと、前記接着層パターンと隣接した前記下部電極の壁面一部上に形成された漏れ電流防止膜パターンよりなり、前記接着層パターンによって前記キャパシタの下部電極と層間絶縁膜パターンとがよく接着され、前記漏れ電流防止膜パターンによって漏れ電流を防止しうることを特徴とする半導体メモリ素子。
IPC (2件)：
H01L 21/8242 ,  H01L 27/108
FI (2件)：
H01L 27/10 621 B ,  H01L 27/10 621 C
Fターム (13件)：
5F083AD24 ,  5F083AD42 ,  5F083AD49 ,  5F083GA06 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA56 ,  5F083MA06 ,  5F083MA17 ,  5F083PR06 ,  5F083PR39 ,  5F083PR40
引用特許：
審査官引用 (4件)
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