特許
J-GLOBAL ID：200903069531617822

半導体記憶装置

発明者：
金谷 宏行

金谷 宏行 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 堀口 浩
公報種別：公開公報
出願番号（国際出願番号）：特願2007-056403
公開番号（公開出願番号）：特開2008-218842
出願日： 2007年03月06日
公開日（公表日）： 2008年09月18日
要約：
【課題】半導体記憶装置のメモリブロック終端における強誘電体キャパシタの形状および特性を向上させる。【解決手段】本発明の半導体記憶装置は、スイッチングTr14と、拡散層15がTr14の拡散層15に電気的に接続された選択Tr19と、Tr14の上方に形成され、Tr14の拡散層15に接続された下部電極、下部電極上に形成された強誘電体膜、強誘電体膜上に形成され、Tr14の拡散層15に接続された上部電極を有するメモリキャパシタM00と、M00と同じ構造を有し、選択Tr19の上方に形成されたダミーキャパシタDC00およびDC01と、選択Tr19の拡散層15とDC00およびDC01の下部電極とを接続するW-プラグ16と、M00、DC00、およびDC01の上方に形成されたビット線BLと、DC00およびDC01の下部電極とBLとを接続するAl-プラグ17を有する。【選択図】図1
請求項（抜粋）：
半導体基板の表面に形成され、第1のゲートおよび前記第1のゲートを挟んで対向して配置された第1の拡散層を有する第1のトランジスタと、 前記半導体基板の表面に形成され、第2のゲートおよび前記第2のゲートを挟んで対向して配置された第2の拡散層を有し、前記第2の拡散層の一方が前記第1の拡散層の一方に電気的に接続された第2のトランジスタと、 前記第1のトランジスタの上方に形成され、前記第1の拡散層の他方に接続された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成され、前記第1の拡散層の前記一方に接続された上部電極とを有するメモリキャパシタと、 前記第2のトランジスタの上方に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有するダミーキャパシタと、 前記第2の拡散層の他方と前記ダミーキャパシタの下部電極とを接続する第1の導電性プラグと、 前記メモリキャパシタおよび前記ダミーキャパシタの上方に形成されたビット線と、 前記ダミーキャパシタの前記上部電極および前記強誘電体膜を貫通し、前記下部電極と前記ビット線とを接続する第2の導電性プラグを有することを特徴とする半導体記憶装置。
IPC (2件)：
H01L 21/824 ,  H01L 27/105
FI (1件)：
H01L27/10 444Z
Fターム (18件)：
5F083FR01 ,  5F083GA11 ,  5F083JA15 ,  5F083JA36 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083JA45 ,  5F083JA56 ,  5F083MA06 ,  5F083MA17 ,  5F083MA18 ,  5F083MA19 ,  5F083NA01 ,  5F083PR07 ,  5F083PR40 ,  5F083ZA28
引用特許：
出願人引用 (4件)
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