特許
J-GLOBAL ID：200903069750859122
半導体ウエーハのおける位置精度検証用マークの形成方法、及びアライメント用マークの形成方法
発明者：
出願人/特許権者：
代理人 (2件)：
佐野 静夫
, 山田 茂樹
公報種別：公開公報
出願番号（国際出願番号）：特願2005-200120
公開番号（公開出願番号）：特開2007-019307
出願日： 2005年07月08日
公開日（公表日）： 2007年01月25日
要約：
【課題】位置精度検証用マークの形成方法を提供する。【解決手段】 第1のマスク10に、回路部31に対応の主パターン11と、露光時に主パターン11が受ける収差と同じ収差の影響を受けるサイズを各々が有し、連なって配列された複数の補助パターン13より成る副パターン12とが形成されている。補助パターン13の配列ピッチが自身のサイズよりも大きく主パターン11のピッチよりも小さい。第2のマスクに、回路部に対応の主パターンと、露光時に主パターンが受ける収差と同じ収差の影響を受けるサイズを有する副パターンとが形成されている。第1のマスク10による写真蝕刻を通じ、主パターン11に従う回路部31と、補助パターン13に従って繋がるマーク32とが形成される。遮光膜層4を介し第2のマスクによる写真蝕刻を通じ、主パターンに従う回路部と、副パターンに従うマークとが形成される。【選択図】図1
請求項（抜粋）：
第1のフォトマスクによる写真蝕刻を通じて多数の第1の回路部が形成される第1の層と、遮光膜層と、第2のフォトマスクによる写真蝕刻を通じて多数の第2の回路部が形成される第2の層と、が順に積層される半導体ウエーハにおいて、第1の層に形成された各第1の回路部と、第2の層に形成された各第2の回路部と、の互いの位置精度を検証するための位置精度検証用マークの形成方法であって、
第1のフォトマスクには、
各第1の回路部にそれぞれ対応する第1の主パターンと、
写真蝕刻での露光の際に各第1の主パターンが受ける収差の影響と同じ収差の影響を受けるサイズを各々が有しつつ、少なくとも幅方向に連なって配列された複数の補助パターンより成る第1の副パターンと、が形成されるとともに、
補助パターンの配列ピッチが、配列方向での各補助パターンのサイズよりも大きくて、配列方向での第1の主パターンの配列ピッチよりも小さく形成されており、
第2のフォトマスクには、
各第2の回路部にそれぞれ対応する第2の主パターンと、
写真蝕刻での露光の際に各第2の主パターンが受ける収差の影響と同じ収差の影響を受けるサイズを有する第2の副パターンと、が形成されており、
第1の層に対し、第1のフォトマスクによる写真蝕刻を通じて、第1の主パターンに従った第1の回路部を形成するとともに、第1の副パターンに従った第1の位置精度検証用マークを形成する工程と、
第1の回路部及び第1の位置精度検証用マークが形成された第1の層の上に遮光膜層、第2の層を順に形成する工程と、
遮光膜層の上に形成された第2の層に対し、第2のフォトマスクによる写真蝕刻を通じて、第2の主パターンに従った第2の回路部を形成するとともに、第2の副パターンに従った第2の位置精度検証用マークを形成する工程と、を含むことを特徴とする位置精度検証用マークの形成方法。
IPC (2件)：
FI (2件)：
H01L21/30 522Z
, G03F1/08 N
2H095BA01
, 2H095BA02
, 2H095BB02
, 2H095BE03
, 5F046BA04
, 5F046BA05
, 5F046DA13
, 5F046EA03
, 5F046EA04
, 5F046EB07
, 5F046ED01
出願人引用 (1件)
審査官引用 (6件)
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