特許
J-GLOBAL ID：200903070066379330

PLL半導体装置並びにその試験の方法及び装置

発明者：
韮塚 公利

韮塚 公利 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 松本 眞吉
公報種別：公開公報
出願番号（国際出願番号）：特願2000-113200
公開番号（公開出願番号）：特開2001-289918
出願日： 2000年04月10日
公開日（公表日）： 2001年10月19日
要約：
【要約】【課題】電圧制御発振器及び分周器を含むPLL半導体装置の試験をより簡単に行なうことにより試験所要時間を短縮にして試験コストを低減する。【解決手段】PLL半導体装置20には、電圧制御発振器10Aのみならず、R分周器21、Aの値が可変である(PN+A)分周器22、位相比較器23及びチャージポンプ24も形成されており、これに、標準的な特性を有することが確認されたローパスフィルタ25を外付けすることにより、試験対象のPLL回路が構成される。(PN+A)分周器22はパスルスワロー方式であり、試験簡単化のためにAの値をユーザ通常使用時の前後の値に設定するための入力端がPLL半導体装置20の外部端子に接続されている。分周器22の分周値を該前後値にして、PLL回路が所定時間内に同期発振するかどうかをチェックすることにより、PLL半導体装置20の良否を判定する
請求項（抜粋）：
電圧制御発振器と、入力クロック又は該電圧制御発振器の出力クロックを分周する可変分周器とを有するPLL半導体装置を含むPLL回路の動作を試験するPLL半導体装置試験方法において、該可変分周器の分周値を通常使用時の前後の値にして、該PLL回路が所定時間内に同期発振するかどうかをチェックすることにより、該PLL半導体装置の良否を判定することを特徴とするPLL半導体装置試験方法。
IPC (2件)：
G01R 31/316 ,  H03L 7/08
FI (3件)：
G01R 31/28 C ,  H03L 7/08 N ,  H03L 7/08 Z
Fターム (22件)：
2G032AA09 ,  2G032AB01 ,  2G032AE16 ,  2G032AG07 ,  2G032AK01 ,  5J106AA04 ,  5J106CC01 ,  5J106CC24 ,  5J106CC38 ,  5J106CC41 ,  5J106CC52 ,  5J106CC53 ,  5J106DD17 ,  5J106DD32 ,  5J106DD42 ,  5J106DD43 ,  5J106DD48 ,  5J106GG09 ,  5J106HH10 ,  5J106JJ05 ,  5J106KK32 ,  5J106LL06
引用特許：
出願人引用 (6件)
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審査官引用 (6件)
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