特許
J-GLOBAL ID：200903070079846540

半導体装置およびその製造方法

発明者：
家弓 俊樹

家弓 俊樹 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (2件)： 高田 守 ,  高橋 英樹
公報種別：公開公報
出願番号（国際出願番号）：特願2005-242981
公開番号（公開出願番号）：特開2007-059613
出願日： 2005年08月24日
公開日（公表日）： 2007年03月08日
要約：
【課題】 T字型電極を有する半導体装置において、隣接ゲート間の素子容量を低減させる。【解決手段】 半導体基板1の上に活性層2が設けられ、その表面にリセス溝3が形成されている。リセス溝3の底面上に、T字型のAl電極4が設けられている。Al電極4の支持部分に接触するように、ライナー膜として、第1絶縁膜5が設けられている。この膜として、多孔質系の有機膜、または有機系の高分子材料、またはボラジン系の高分子材料からなる低誘電率膜を用いるようにした。 上記構造とすることにより、隣接するゲート間の素子容量を低減させ、ばらつきを抑えることができる。【選択図】 図1
請求項（抜粋）：
基板上に設けられ、断面形状がT字型であるT字型電極と、 前記T字型電極の支持部分に接触し、多孔質系の有機膜、または有機系の高分子材料、またはボラジン系の高分子材料からなる第1絶縁膜と、 を有することを特徴とする半導体装置。
IPC (5件)：
H01L 21/338 ,  H01L 29/812 ,  H01L 29/41 ,  H01L 21/283 ,  H01L 21/28
FI (4件)：
H01L29/80 F ,  H01L29/44 S ,  H01L21/283 C ,  H01L21/28 301B
Fターム (32件)：
4M104AA05 ,  4M104BB02 ,  4M104BB09 ,  4M104BB28 ,  4M104CC01 ,  4M104CC03 ,  4M104DD08 ,  4M104DD20 ,  4M104DD68 ,  4M104EE05 ,  4M104EE12 ,  4M104EE18 ,  4M104FF07 ,  4M104FF13 ,  4M104FF27 ,  4M104GG12 ,  4M104HH20 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ05 ,  5F102GL05 ,  5F102GM05 ,  5F102GQ01 ,  5F102GR04 ,  5F102GS04 ,  5F102GT02 ,  5F102GV05 ,  5F102GV06 ,  5F102GV07 ,  5F102GV09 ,  5F102HC15
引用特許：
出願人引用 (1件) 審査官引用 (4件)
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