特許
J-GLOBAL ID：200903070111441280

半導体装置の製造方法

発明者：
早乙女 全紀

早乙女 全紀 について


出願人/特許権者：
富士電機株式会社

富士電機株式会社 について


代理人 (1件)： 篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願平10-241314
公開番号（公開出願番号）：特開2000-074988
出願日： 1998年08月27日
公開日（公表日）： 2000年03月14日
要約：
【要約】【課題】ターンオフ破壊耐量が大きいIGBTチップを平形パッケージに収納できるようにする。【解決手段】スイッチング特性測定工程で、各IGBTチップのスイッチング特性を測定し、規格値内のIGBTチップを選別する。td(off)選別工程で、選別されたこのIGBTチップうち、td(off)のばらつきが10%内になるIGBTチップを選別する。静特性測定工程で、選別されたこのIGBTチップの静特性を測定し、規格値内のIGBTチップを選別する。組合せ工程で、スイッチング特性および静特性が規格値内で、且つ、td(off)のばらつきが10%以内にあるIGBTチップを組み合わせる。組立工程で、組み合わされた複数個のIGBTチップを平形パッケージに収納する。
請求項（抜粋）：
第一の主面に第一の主電極と制御電極、第二の主面に第二の主電極を有する半導体チップを複数個並置して平形パッケージに組み込んだ半導体装置で、両面に露出する一対の共通電極板と、両共通電極板に具備された絶縁ケースからなる平形パッケージに組み込む半導体チップに対し、一方の共通電極板と各半導体チップの第一の主電極との間に加圧・導電・放熱体を兼ねたコンタクト端子体を具備した加圧接触構造の半導体装置の製造方法において、各半導体チップのスイッチング特性を測定する工程と、特性の揃った半導体チップを選別する工程と、選別された半導体チップを平形パッケージに組み込む工程とを含む半導体装置の製造方法。
IPC (2件)：
G01R 31/26 ,  H01L 21/66
FI (4件)：
G01R 31/26 J ,  G01R 31/26 A ,  G01R 31/26 B ,  H01L 21/66 B
Fターム (14件)：
2G003AA01 ,  2G003AB01 ,  2G003AB09 ,  2G003AG03 ,  2G003AG20 ,  2G003AH07 ,  4M106AA02 ,  4M106AB06 ,  4M106AB15 ,  4M106AB17 ,  4M106BA14 ,  4M106CA02 ,  4M106CA05 ,  4M106DG23
引用特許：
審査官引用 (4件)
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