特許
J-GLOBAL ID：200903070220376501

情報処理装置

発明者：
東 隆男

東 隆男 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 堀口 浩
公報種別：公開公報
出願番号（国際出願番号）：特願2007-064227
公開番号（公開出願番号）：特開2008-225929
出願日： 2007年03月13日
公開日（公表日）： 2008年09月25日
要約：
【課題】情報処理装置の通常処理中、起動処理中及び停止処理中のいずれかの処理中に発生した停止要因信号を確実に記憶し表示させることが可能な情報処理装置を提供することを目的とする。【解決手段】演算処理部1は、異常検出回路11aを備える中央演算処理部11と、システムリセットスイッチと14、電源部12と、電源スイッチ12とを有し、異常検出回路を搭載するCPU制御回路11aと、主メモリ11cと、入出力インタフェース回路11dとを有し、電源部12は、電源回路12aと、電圧低下検出回路12bとを有し、停止要因処理部2は、停止要因信号を記憶表示させるための停止要因記憶制御部21と、当該停止要因記憶制御部の出力を記憶する不揮発性メモリ22と、表示させる表示部23と、電源を供給する二次電池12cとを有し、情報処理装置の前記停止要因信号を識別可能に記憶及び表示させる。【選択図】図2
請求項（抜粋）：
演算処理部、及び演算処理装置の停止要因処理部とから成る情報処理装置であって、 前記演算処理部は、当該演算処理部自身の異常を検出する異常検出回路を備える中央演算処理部と、前記中央演算部のシステムリセットスイッチと、前記演算処理部の電源部と、前記電源部の電源スイッチとを有し、 前記中央演算処理部は、前記システムリセットスイッチの出力信号をディレイするリセットディレイ回路と、前記リセットディレイ回路の出力信号でリセット動作を制御するとともに当該中央演算処理部自身の異常を診断して外部に出力する前記異常検出回路を含むCPU制御回路と、当該CPU制御回路のバスを介して接続された前記CPU制御回路の主メモリと、前記バスを介して接続された入出力インタフェース回路とを有し、 前記電源部は、前記電源スイッチの出力信号をオフディレイする電源オフディレイ回路と、前記電源オフディレイ回路の出力信号で自身の出力を制御する電源回路と、前記電源回路の出力の低下を検出する電圧低下検出回路とを有し、 前記停止要因処理部は、前記電源スイッチ、前記システムリセットスイッチ、及び前記電圧低下検出回路からの停止要因信号、さらに、前記異常検出回路から出力される停止要因信号を入力して、これらの停止要因信号を記憶表示させるための停止要因記憶制御部と、前記停止要因信号を記憶する不揮発性メモリとを有し、 前記情報処理装置が通常処理中、起動処理中、及び停止処理中のいずれかの処理中に発生した前記停止要因信号を識別可能に記憶させるようにしたことを特徴とする情報処理装置。
IPC (1件)：
G06F 11/34
FI (1件)：
G06F11/34 H
Fターム (7件)：
5B042GA10 ,  5B042GA12 ,  5B042JJ06 ,  5B042JJ36 ,  5B042KK06 ,  5B042KK14 ,  5B042MC15
引用特許：
出願人引用 (3件) 審査官引用 (4件)
全件表示

前のページに戻る

TOP

BOTTOM