特許
J-GLOBAL ID：200903070441422656

ゲート電極及びその作成方法

発明者：
曽田 栄一

曽田 栄一 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 堀 城之
公報種別：公開公報
出願番号（国際出願番号）：特願平11-159379
公開番号（公開出願番号）：特開2000-349286
出願日： 1999年06月07日
公開日（公表日）： 2000年12月15日
要約：
【要約】【課題】 チタンポリサイドエッチング後の残渣と部分的なゲート酸化膜の削れとを抑制するようにする。【解決手段】 半導体基板100上にゲート酸化膜101が形成され、ゲート酸化膜101上にリンをドープしたポリシリコン102が形成され、ポリシリコン102上にチタンシリサイド103が形成され、チタンシリサイド103上にシリコン酸化膜104が形成されてなり、フォトリソグラフィー法でレジストパターン群を形成し、このレジストパターンをマスクとしてシリコン酸化膜104をエッチングした後、アニール処理を行い、さらにシリコン酸化膜104をマスクとしてゲート酸化膜101上のチタンシリサイド103及びポリシリコン102をエッチングするようにする。
請求項（抜粋）：
半導体基板上にゲート酸化膜が形成され、ゲート酸化膜上にリンをドープしたポリシリコンが形成され、ポリシリコン上にチタンシリサイドが形成され、チタンシリサイド上に酸化膜が形成されてなり、フォトリソグラフィー法でレジストパターン群を形成し、このレジストパターンをマスクとして前記酸化膜をエッチングした後、アニール処理を行い、さらに前記酸化膜をマスクとして前記ゲート酸化膜上のチタンシリサイド及びポリシリコンをエッチングしてなることを特徴とするゲート電極。
IPC (3件)：
H01L 29/78 ,  H01L 21/28 301 ,  H01L 21/3065
FI (3件)：
H01L 29/78 301 G ,  H01L 21/28 301 D ,  H01L 21/302 N
Fターム (32件)：
4M104BB01 ,  4M104BB40 ,  4M104CC05 ,  4M104DD37 ,  4M104DD43 ,  4M104DD65 ,  4M104DD80 ,  4M104EE06 ,  4M104EE14 ,  4M104EE17 ,  4M104FF14 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  5F004BB05 ,  5F004DA00 ,  5F004DA23 ,  5F004DA26 ,  5F004DB03 ,  5F004DB15 ,  5F004EA06 ,  5F004EA07 ,  5F004EB02 ,  5F004FA01 ,  5F040DA00 ,  5F040DB01 ,  5F040EC01 ,  5F040EC04 ,  5F040EC07 ,  5F040EC13 ,  5F040ED04 ,  5F040FC00
引用特許：
審査官引用 (5件)
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