特許
J-GLOBAL ID：200903071229049194

半導体装置およびその製造方法

発明者：
岩崎 治夫

岩崎 治夫 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-332922
公開番号（公開出願番号）：特開2001-155983
出願日： 1999年11月24日
公開日（公表日）： 2001年06月08日
要約：
【要約】【課題】半導体装置製造の製造工程において、フォトリソグラフィ工程時の下層パターンと上層のパターンとの重ね合わせ精度を向上させる。【解決手段】重ね合わせ量を測定するための第1のマークと第2のマークがそれぞれ半導体チップ上の下層と上層の所定の領域に形成され、第1のマークは微細スペース6で囲われた凸状パターンで形成され第2のマークはレジストパターン8,8aで形成される。ここで、半導体基板上に凸状の複数のパターンがある材料で一定間隔に配列され、上記複数のパターン間のスペースを埋め込まないように全面に別の材料膜が堆積され、隣接する上記凸状のパターン間に微細スペース6が形成される。そして、この微細パターン6を充填するように全面に反射防止膜7が形成されレジストパターン8,8aが形成される。
請求項（抜粋）：
半導体装置の下層パターンと上層パターンとの重ね合わせ量を測定するための第1のマークと第2のマークをそれぞれ半導体チップ上の前記下層と上層の所定の領域に有し、前記第1のマークは微細スペースで囲われた凸状パターンで形成され、前記第2のマークはレジストパターンで形成されていることを特徴とする半導体装置。
IPC (3件)：
H01L 21/027 ,  G03F 9/00 ,  H01L 21/3205
FI (3件)：
G03F 9/00 H ,  H01L 21/30 521 ,  H01L 21/88 S
Fターム (22件)：
5F033HH09 ,  5F033QQ01 ,  5F033QQ02 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR04 ,  5F033SS15 ,  5F033VV00 ,  5F033XX37 ,  5F046AA09 ,  5F046EA03 ,  5F046EA04 ,  5F046EA12 ,  5F046EA13 ,  5F046EA15 ,  5F046EA18 ,  5F046EA26 ,  5F046EB01 ,  5F046EC05 ,  5F046FC03
引用特許：
出願人引用 (4件)
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