特許
J-GLOBAL ID：200903072152993648

半導体装置及びその製造方法

発明者：
射場 義久

射場 義久 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (2件)： 北野 好人 ,  三村 治彦
公報種別：公開公報
出願番号（国際出願番号）：特願2005-157018
公開番号（公開出願番号）：特開2006-332503
出願日： 2005年05月30日
公開日（公表日）： 2006年12月07日
要約：
【課題】デュアルダマシン法により配線層を形成するに際し、微細なビアホール及び配線トレンチへの配線材の埋め込みを容易にしうる半導体装置及びその製造方法を提供する。【解決手段】 ビアホール形成領域以外の領域を覆うマスク20と、配線トレンチ形成領域以外の領域を覆うマスク22とをマスクとして絶縁膜16,18にビアホール26及び配線トレンチ32を形成するに際し、ビアホール形成領域の周辺部に絶縁膜18の上面が露出し周辺部を除く配線トレンチ形成領域内のマスク20が残存するようにマスク20を等方性エッチングした後、マスク20及び絶縁膜18,16を異方性エッチングすることにより、上部に幅広部34を有するビアホール26と、ビアホール26の幅広部26に接続された配線トレンチ32とを形成する。【選択図】図12
請求項（抜粋）：
基板上に、絶縁膜と、第1のマスクと、前記第1のマスクとはエッチング特性の異なる第2のマスクとを順次形成する工程と、 ビアホール形成領域の前記第1のマスク及び前記第2のマスクを除去する工程と、 前記ビアホール形成領域の前記絶縁膜を途中まで異方性エッチングする工程と、 前記ビアホール形成領域を含む配線トレンチ形成領域の前記第2のマスクを除去する工程と、 前記ビアホール形成領域の周辺部に前記絶縁膜の上面が露出し、前記周辺部を除く前記配線トレンチ形成領域内の前記第1のマスクが残存するように、前記第2のマスクをマスクとして前記第1のマスクを等方性エッチングする工程と、 前記第2のマスクをマスクとして前記第1のマスク及び前記絶縁膜を異方性エッチングし、前記絶縁膜に、上部に幅広部を有するビアホールと、前記ビアホールの前記幅広部に接続された配線トレンチとを形成する工程と、 前記ビアホール内及び前記配線トレンチ内に、配線層を埋め込む工程と を有することを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 23/522 ,  H01L 21/768 ,  H01L 21/306
FI (2件)：
H01L21/90 B ,  H01L21/302 105A
Fターム (48件)：
5F004DA00 ,  5F004DA01 ,  5F004DA16 ,  5F004DA24 ,  5F004DA25 ,  5F004DB03 ,  5F004DB23 ,  5F004EA03 ,  5F004EA04 ,  5F004EA29 ,  5F004EB01 ,  5F004EB03 ,  5F004FA06 ,  5F033HH11 ,  5F033JJ01 ,  5F033JJ11 ,  5F033KK11 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033NN31 ,  5F033PP15 ,  5F033PP27 ,  5F033PP33 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ12 ,  5F033QQ16 ,  5F033QQ18 ,  5F033QQ25 ,  5F033QQ28 ,  5F033QQ31 ,  5F033QQ35 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR01 ,  5F033RR09 ,  5F033RR21 ,  5F033RR24 ,  5F033RR25 ,  5F033RR29 ,  5F033SS15 ,  5F033SS22 ,  5F033TT04 ,  5F033XX02 ,  5F033XX24
引用特許：
出願人引用 (3件) 審査官引用 (2件)

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