薄膜トランジスタ及びその製法

発明者： , , , ,
出願人/特許権者： ,
代理人 (1件)：清原義博
公報種別：公開公報
出願番号（国際出願番号）：特願2006-038427
公開番号（公開出願番号）：特開2007-220818
出願日： 2006年02月15日
公開日（公表日）： 2007年08月30日
要約：

【課題】ソース・ドレイン電極からチャネルまでの寄生抵抗を減少させ、電流律速の抑制された薄膜トランジスタ及びその製法を提供する。【解決手段】基板上にチャネルとして形成される酸化亜鉛を主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層の少なくとも一定範囲を被覆するゲート絶縁膜と、該ゲート絶縁膜の上に積載されたゲート電極とを有する薄膜トランジスタであって、前記酸化物半導体薄膜層において、該ゲート電極の直下方以外の範囲が、該ゲート電極の直下方の範囲より低抵抗化しているソース・ドレイン領域を含むことを特徴とする薄膜トランジスタ。【選択図】図1

請求項（抜粋）：

基板上にチャネルとして形成される酸化亜鉛を主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層の少なくとも一定範囲を被覆するゲート絶縁膜と、該ゲート絶縁膜の上に積載されたゲート電極とを有する薄膜トランジスタであって、前記酸化物半導体薄膜層において、該ゲート電極の直下方以外の範囲が、該ゲート電極の直下方の範囲より低抵抗化しているソース・ドレイン領域を含むことを特徴とする薄膜トランジスタ。

IPC (2件)：

H01L 29/786 , H01L 21/336

FI (3件)：

H01L29/78 616L , H01L29/78 618B , H01L29/78 617U

Fターム (30件)：

5F110AA01 , 5F110AA02 , 5F110BB01 , 5F110CC02 , 5F110CC06 , 5F110DD01 , 5F110DD02 , 5F110DD11 , 5F110EE04 , 5F110FF02 , 5F110FF03 , 5F110FF04 , 5F110FF09 , 5F110FF10 , 5F110FF30 , 5F110GG01 , 5F110GG25 , 5F110GG32 , 5F110GG35 , 5F110GG43 , 5F110HJ01 , 5F110HJ13 , 5F110HK01 , 5F110HK02 , 5F110HK07 , 5F110HK21 , 5F110NN02 , 5F110NN72 , 5F110QQ09 , 5F110QQ11

引用特許：

出願人引用 (1件)

トランジスタの製造方法
公報種別：公開公報出願番号：特願2003-146907 出願人：シャープ株式会社, 川崎雅司, 大野英男

審査官引用 (5件)

薄膜トランジスタの製造方法
公報種別：公開公報出願番号：特願平7-045460 出願人：株式会社東芝
薄膜トランジスタおよび薄膜トランジスタの製造方法
公報種別：公開公報出願番号：特願平3-341347 出願人：セイコーエプソン株式会社
薄膜トランジスタおよびその製造方法
公報種別：公開公報出願番号：特願平6-186194 出願人：株式会社東芝

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