特許
J-GLOBAL ID:200903072842590180

有機トランジスタを製造するための自己整合プロセス

発明者:
出願人/特許権者:
代理人 (8件): 吉武 賢次 ,  橘谷 英俊 ,  関根 毅 ,  高橋 佳大 ,  伊東 忠彦 ,  大貫 進介 ,  伊東 忠重 ,  杉山 公一
公報種別:公表公報
出願番号(国際出願番号):特願2007-539693
公開番号(公開出願番号):特表2008-520086
出願日: 2005年11月04日
公開日(公表日): 2008年06月12日
要約:
リソグラフィ工程と印刷工程との複合技術を用いて有機薄膜トランジスタ(TFT)及び他の部品が基板(206)上に製造される半導体デバイス及びその製造方法が提供される。リソグラフィによって定められたレジストパターン(211、311)が、障壁と、後に印刷材料を導くように機能するキャビティとをもたらす。集積回路の別個の部品が基板(206)上に別々のアイランドを形成する。応力による隣接する膜のクラック及び剥離のおそれが低減され、また、デバイスの可撓性が増大される。
請求項(抜粋):
基板上に第1の導電材料から成る第1層を、第1の相互接続層及び1つ以上のソース電極及びドレイン電極を有するパターン状に設ける工程; 前記基板上に、該基板から延在する1つ以上の壁部から成るキャビティを形成する工程; 前記キャビティ内の全ての領域又は部分的な領域を、半導体又は半導体前駆体を有する溶液で覆う工程; 前記キャビティ内の全ての領域又は部分的な領域をゲート絶縁体で覆う工程; 前記キャビティ内の全ての領域又は部分的な領域を、ゲート電極を有する第2の導電材料で覆う工程;及び 前記基板上に第3の導電材料から成る層を、第2の相互接続層を有するパターン状に設ける工程; を有する、半導体デバイスの製造方法。
IPC (6件):
H01L 21/336 ,  H01L 29/786 ,  H01L 51/05 ,  H01L 21/288 ,  H01L 21/368 ,  H01L 21/312
FI (9件):
H01L29/78 627C ,  H01L29/78 618B ,  H01L29/78 618A ,  H01L29/78 617V ,  H01L29/78 617J ,  H01L29/28 100A ,  H01L21/288 Z ,  H01L21/368 L ,  H01L21/312 A
Fターム (56件):
4M104AA09 ,  4M104AA10 ,  4M104BB06 ,  4M104BB07 ,  4M104BB09 ,  4M104BB36 ,  4M104DD21 ,  4M104DD51 ,  5F053AA50 ,  5F053DD19 ,  5F053FF01 ,  5F053HH10 ,  5F053LL10 ,  5F053PP03 ,  5F053RR05 ,  5F058AA10 ,  5F058AB06 ,  5F058AB10 ,  5F058AC01 ,  5F058AC10 ,  5F058AD01 ,  5F058AE10 ,  5F058AF06 ,  5F058AG01 ,  5F058AH04 ,  5F058AH10 ,  5F110AA16 ,  5F110BB01 ,  5F110BB03 ,  5F110CC05 ,  5F110DD01 ,  5F110DD02 ,  5F110DD11 ,  5F110EE01 ,  5F110EE02 ,  5F110EE07 ,  5F110EE42 ,  5F110EE47 ,  5F110FF01 ,  5F110FF02 ,  5F110FF27 ,  5F110FF35 ,  5F110GG05 ,  5F110GG24 ,  5F110GG25 ,  5F110GG42 ,  5F110GG57 ,  5F110HK01 ,  5F110HK02 ,  5F110HK07 ,  5F110HM04 ,  5F110HM12 ,  5F110NN02 ,  5F110NN27 ,  5F110QQ01 ,  5F110QQ11
引用特許:
出願人引用 (1件)
  • 国際公開第01/47045号パンフレット
審査官引用 (5件)
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