特許
J-GLOBAL ID：200903073239228731
半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
井上 学
公報種別：公開公報
出願番号（国際出願番号）：特願2006-138429
公開番号（公開出願番号）：特開2007-310949
出願日： 2006年05月18日
公開日（公表日）： 2007年11月29日
要約：
【課題】 スピン注入磁化反転を用いたメモリにおいて、高速動作時の低電流書き換え動作を実現し、メモリセル毎のばらつきを抑え、読み出しディスターブを抑える。【解決手段】 書き換え前に弱いパルスを与えてスピンの状態を不安定にし、書き換え電流を低減する。書き換え電流がパルス幅により非線形に大きくなる領域で読み出しを行い、ディスターブを抑える。更に、ビット線電荷で注入スピン量を一定とした駆動方法によりばらつきを抑える。【選択図】 図2
請求項（抜粋）：
複数のワード線と、
前記ワード線と交差する方向に配線される複数のビット線と、
前記ワード線と前記ビット線の所定の交点に配置される複数のメモリセルと具備し、
前記複数のメモリセルは、固定層とトンネル膜と自由層とが積層されるトンネル磁気抵抗素子と、そのゲートが前記ワード線に接続され、そのドレインが前記トンネル磁気抵抗素子の一端に接続されるMOSFETを有し、
前記固定層は、前期トンネル膜に隣接して配置され電子スピンの向きが所定の方向に固定され、
前記自由層は、前記トンネル膜の固定層に隣接する面に対向する面で隣接して、電子スピンの向きが前記固定層に対して平行、反平行のいずれかをとり、
前記自由層のスピンは、スピン注入磁化反転を利用して情報を書き込み、
前記書き込み動作時において、前記トンネル磁気抵抗素子に第1の電流を流した後、前記第1の電流より大きい第2の電流を流すことを特徴とする半導体装置。
IPC (4件)：
G11C 11/15
, H01L 21/824
, H01L 27/105
, H01L 43/08
G11C11/15 140
, H01L27/10 447
, H01L43/08 Z
4M119AA01
, 4M119AA03
, 4M119AA05
, 4M119BB01
, 4M119CC05
, 4M119DD33
, 4M119DD45
, 4M119EE03
, 4M119EE22
, 4M119EE27
, 4M119EE29
, 4M119FF05
, 4M119FF15
, 4M119FF17
, 4M119FF18
, 4M119HH01
, 4M119HH05
, 5F092AA01
, 5F092AA03
, 5F092AA04
, 5F092AB08
, 5F092AC12
, 5F092AD03
, 5F092AD24
, 5F092AD25
, 5F092BC03
, 5F092DA07
