特許
J-GLOBAL ID：200903073333468754

積層メモリ

発明者：
池田 博明

池田 博明 について

, 
柴田 佳世子

柴田 佳世子 について

, 
山田 淳二

山田 淳二 について


出願人/特許権者：
エルピーダメモリ株式会社

エルピーダメモリ株式会社 について


代理人 (3件)： 池田 憲保 ,  福田 修一 ,  佐々木 敬
公報種別：公開公報
出願番号（国際出願番号）：特願2005-334413
公開番号（公開出願番号）：特開2007-140948
出願日： 2005年11月18日
公開日（公表日）： 2007年06月07日
要約：
【課題】 貫通電極を備えた3次元の積層メモリにおいては、層構成、バンク構成、リフレッシュ制御方式が確立されていないという問題があり、最適な方法の確立が望まれている。【解決手段】 積層メモリをメモリコア層、インターポーザー、IFチップから構成する。同一構成のメモリコア層を積層することで非パリティー動作とパリティー動作の双方への対応が可能となる。さらにロウアドレス、バンクアドレスの割付によりメモリコア層の積層数に依存しないバンク指定ができる。さらにIFチップにリフレッシュカウンタを備え、積層メモリのリフレッシュ制御を行う。この構成により貫通電極を備えたメモリコア層を積層した積層メモリが得られる。【選択図】 図1
請求項（抜粋）：
積層メモリにおいて、貫通電極を有するメモリコア層とインタフェースチップを備え、パリティー層の有無によりパリティー動作または非パリティー動作することを特徴とする積層メモリ。
IPC (3件)：
G06F 12/00 ,  G06F 12/06 ,  G11C 11/401
FI (3件)：
G06F12/00 550K ,  G06F12/06 515D ,  G11C11/34 371K
Fターム (10件)：
5B060MM06 ,  5B060MM16 ,  5M024AA99 ,  5M024LL01 ,  5M024LL16 ,  5M024LL17 ,  5M024PP01 ,  5M024PP02 ,  5M024PP05 ,  5M024PP10
引用特許：
出願人引用 (2件) 審査官引用 (5件)
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