ダイナミックRAMセルキャパシタの製造方法

発明者：
出願人/特許権者：
代理人 (1件)：志賀正武 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-072638
公開番号（公開出願番号）：特開平11-330400
出願日： 1999年03月17日
公開日（公表日）： 1999年11月30日
要約：

【要約】 (修正有)【課題】ダイナミックRAMセルキャパシタの製造方法を提供する。【解決手段】半導体基板上に形成された第1絶縁膜108がエッチングされてストレージコンタクトホール120が形成され、これが第1導電膜に充填されてストレージコンタクトプラグ122が形成され、これを含んで第1絶縁膜上に第2導電膜124及び所定厚さを有する厚い第2絶縁膜126が順次形成され、ストレージノード形成領域127にある第2導電膜が露出されるようにマスクが使用されて第2絶縁膜126がエッチングされる。露出された領域が第3導電膜に充填され、第2絶縁膜が除去されて第3導電膜パターンが形成され、この両側の第1絶縁膜が露出されるように第2導電膜がエッチングされ、第2導電膜と第3導電膜で構成されるストレージノードが形成される。

請求項（抜粋）：

半導体基板上に形成された第1絶縁膜をエッチングしてストレージコンタクトホールを形成する工程と、前記ストレージコンタクトホールを第1導電膜に充填してストレージコンタクトプラグを形成する工程と、前記ストレージコンタクトプラグを含んで、第1絶縁膜上に第2導電膜及び所定の厚さを有する厚い第2絶縁膜を順次に形成する工程と、ストレージノード形成領域にある前記第2導電膜が露出されるようにストレージノード形成用マスクを使用して第2絶縁膜をエッチングする工程と、前記露出された領域を第3導電膜に充填する工程と、前記第2絶縁膜を除去して第3導電膜パターンを形成する工程と、前記第3導電膜パターン両側にある第1絶縁膜が露出されるように前記第2導電膜をエッチングし、前記第2導電膜と第3導電膜で構成されるストレージノードを形成する工程とを含むことを特徴とするDRAMセルキャパシタの製造方法。

IPC (2件)：

H01L 27/108 , H01L 21/8242

引用特許：

審査官引用 (6件)

特表平7-508136
容量素子の形成方法
公報種別：公開公報出願番号：特願平5-292732 出願人：日本電気株式会社
導電体の形成方法
公報種別：公開公報出願番号：特願平6-229630 出願人：株式会社日立製作所

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