特許
J-GLOBAL ID：200903073829164585
半導体ウェハおよびその製造方法
発明者：
,
出願人/特許権者：
代理人 (3件)：
吉田 茂明
, 吉竹 英俊
, 有田 貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2002-285160
公開番号（公開出願番号）：特開2004-119943
出願日： 2002年09月30日
公開日（公表日）： 2004年04月15日
要約：
【課題】MOSトランジスタの電流駆動力を充分に向上させることが可能な半導体ウェハ、およびその製造方法を提供する。【解決手段】SOI層32の形成母体となるSOI層用ウェハに結晶方位<100>のノッチ32aと結晶方位<110>のノッチ32bとを形成し、ノッチ32aと支持基板側ウェハ1の結晶方位<110>のノッチ1aとが互いに一致した状態で両ウェハを貼り合わせる。SOI層用ウェハにノッチ32bをさらに形成するので、ノッチ32aとノッチ1aとを位置合わせに用いつつ両ウェハの貼り合わせを行う際に、ノッチ32bを半導体ウェハ製造装置のガイド部分に係合して、ウェハ間での回動による位置ずれの防止を図ることが可能である。これにより、両ウェハで結晶方位を異ならしめて電流駆動力を充分に向上させたMOSトランジスタを半導体ウェハ上に形成することができる。【選択図】 図1
請求項（抜粋）：
結晶方位の方向の端部に形成された複数の切り欠きを有する第1の半導体ウェハと、
結晶方位の方向の端部に形成された切り欠きを有する第2の半導体ウェハと
を備え、
前記第1の半導体ウェハの前記複数の切り欠きの一つと前記第2の半導体ウェハの前記切り欠きとは、異なる結晶方位に付され、
前記第1の半導体ウェハの前記複数の切り欠きの前記一つと前記第2の半導体ウェハの前記切り欠きとが互いに一致した状態で前記第1および第2の半導体ウェハが貼り合わされた
半導体ウェハ。
IPC (4件)：
H01L27/12
, H01L21/02
, H01L21/336
, H01L29/786
H01L27/12 B
, H01L27/12 E
, H01L21/02 B
, H01L29/78 620
, H01L29/78 627D
5F110AA07
, 5F110AA30
, 5F110DD05
, 5F110DD13
, 5F110GG02
, 5F110GG12
, 5F110GG17
, 5F110QQ17
