特許
J-GLOBAL ID：200903073918854722

出力遅延可変回路,ASICおよび半導体集積回路装置

発明者：
鈴木 政俊

鈴木 政俊 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-108487
公開番号（公開出願番号）：特開2001-291849
出願日： 2000年04月10日
公開日（公表日）： 2001年10月19日
要約：
【要約】【課題】ASIC の遅延時間を可変にすることにより、遅延条件収束までの必要レイアウト回数を削減するとともに、AC特性の異なる複数のチップへの流用性を高め、又外界の温度や電源電圧等の外的条件に追随して遅延時間を可変とする。【解決手段】ASIC における出力バッファ2と信号の出力最終段の論理ゲートであるユーザブルゲート1との間に備えられ、 ASIC の出力遅延時間を可変に制御する出力遅延可変回路であって、ユーザブルゲート1の最終段出力信号を一定時間だけ遅延させて出力する遅延素子4と、外部から選択信号を入力される入力端子6と、ユーザブルゲート1の出力信号である第1の遅延信号と、遅延素子4の出力信号である第2の遅延信号とを入力側に接続され、入力端子6からの選択信号により前記第1の遅延信号または前記第2の遅延信号のいずれかを選択して出力バッファ2に出力するセレクタ5とを有する。
請求項（抜粋）：
ASIC 内部の出力バッファの前段部分に備えられ、前記 ASICの出力遅延時間を可変に制御する出力遅延可変回路であって、前記 ASIC における信号の出力最終段の論理ゲートであるユーザブルゲートの出力信号を一定時間だけ遅延させて出力する遅延素子と、外部から選択信号を入力される入力端子と、前記ユーザブルゲートの出力信号である第1の遅延信号と、前記遅延素子の出力信号である第2の遅延信号とを入力側に接続され、前記入力端子からの前記選択信号により前記第1の遅延信号または前記第2の遅延信号のいずれかを選択して前記出力バッファに出力するセレクタとを有することを特徴とする出力遅延可変回路。
IPC (4件)：
H01L 27/118 ,  H01L 21/82 ,  H01L 27/04 ,  H01L 21/822
FI (3件)：
H01L 21/82 M ,  H01L 21/82 S ,  H01L 27/04 D
Fターム (16件)：
5F038CD05 ,  5F038CD09 ,  5F038DF06 ,  5F038EZ08 ,  5F038EZ20 ,  5F064AA03 ,  5F064BB03 ,  5F064BB04 ,  5F064BB09 ,  5F064BB19 ,  5F064BB28 ,  5F064BB33 ,  5F064EE47 ,  5F064FF09 ,  5F064FF36 ,  5F064FF52
引用特許：
審査官引用 (5件)
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