遅延回路及び信号遅延用集積回路

発明者： ,
出願人/特許権者：
代理人 (1件)：黒田博道 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-287721
公開番号（公開出願番号）：特開平10-135801
出願日： 1996年10月30日
公開日（公表日）： 1998年05月22日
要約：

【要約】【課題】遅延時間の変更設定が可能な遅延回路において、線路における信号伝達速度の影響を無くして微小な遅延時間の変更設定が可能な遅延回路10とする。【解決手段】ゲート回路17をセレクタ15の出力端子に接続してゲート回路17とセレクタ15とを組み合わせた遅延素子12の複数個を有し、各遅延素子12における各セレクタ15の一入力端子が各々クロックラインに接続され、各遅延素子12におけるゲート回路17の出力端子が他の遅延素子12におけるセレクタ15の残る入力端子に接続されて各遅延素子12が直列とされ、各遅延素子12を接続したクロックラインの入力端子が信号入力端子21であって、直列とした遅延素子12の内、最終段である遅延素子12の出力端子を信号出力端子23とした遅延回路10とする。

請求項（抜粋）：

ゲート回路をセレクタの出力端子に接続してゲート回路とセレクタとを組み合わせた遅延素子の複数個を有し、各遅延素子における各セレクタの一入力端子が各々クロックラインに接続され、各遅延素子におけるゲート回路の出力端子が他の遅延素子におけるセレクタの残る入力端子に接続されて各遅延素子が直列に接続されており、各遅延素子を接続したクロックラインの入力端子が信号入力端子であって、直列とした遅延素子の内、最終段である遅延素子の出力端子を信号出力端子としていることを特徴とする遅延回路。

IPC (4件)：

H03K 5/13 , H03H 11/26 , H03K 19/0175 , H05K 1/02

FI (4件)：

H03K 5/13 , H03H 11/26 A , H05K 1/02 J , H03K 19/00 101 N

引用特許：

審査官引用 (6件)

特開平3-082969
ディレイ調整回路
公報種別：公開公報出願番号：特願平4-167879 出願人：富士通株式会社, 富士通ヴィエルエスアイ株式会社
可変遅延回路
公報種別：公開公報出願番号：特願平5-101847 出願人：オリンパス光学工業株式会社

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