特許
J-GLOBAL ID：200903075265782049

横型短チャネルDMOS

発明者：
北口 誠

北口 誠 について


出願人/特許権者：
新電元工業株式会社

新電元工業株式会社 について


代理人 (7件)： 志賀 正武 ,  高橋 詔男 ,  渡邊 隆 ,  青山 正和 ,  鈴木 三義 ,  西 和哉 ,  村山 靖彦
公報種別：公開公報
出願番号（国際出願番号）：特願2004-209920
公開番号（公開出願番号）：特開2006-032682
出願日： 2004年07月16日
公開日（公表日）： 2006年02月02日
要約：
【課題】 ゲート抵抗およびオン抵抗が低く、高速スイッチング特性および電流駆動特性に優れた横型短チャネルDMOSを提供する。【解決手段】 P型半導体基体106の表面近傍にはN-型エピタキシャル層110が形成され、その表面近傍にはP型ウェル114およびN+型ソース領域116が形成されている。N-型エピタキシャル層110の表面近傍には、オン抵抗低減用N型ウェル134が形成され、その表面近傍にはN+型ドレイン領域118が形成されている。P型半導体基体106とN-型エピタキシャル層110との境界の、上面から見て少なくともP型ウェル114と重なり合う部分にはN型埋め込み層108が形成されている。また、このN型埋め込み層108の少なくとも一部とN-型エピタキシャル層110とが接するように、N型埋め込み層108の上面を覆うようにP型埋め込み層109が形成されている。【選択図】 図1
請求項（抜粋）：
第1導電型の半導体基体の表面近傍に形成された第2導電型のエピタキシャル層と、 該エピタキシャル層の表面近傍に形成されるチャネル形成領域を含む第1導電型の第1のウェルと、 該第1のウェルの表面近傍に形成された第2導電型の高濃度のソース領域と、 前記エピタキシャル層の表面近傍に、前記第1のウェルと接しないように形成されたオン抵抗低減用の第2導電型の第2のウェルと、 該第2のウェルの表面近傍に形成された第2導電型の高濃度のドレイン領域と、 前記ソース領域から前記ドレイン領域に至る領域のうち、少なくとも前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、 前記半導体基体と前記エピタキシャル層との境界の、上面から見て少なくとも前記第1のウェルと重なり合う部分に形成され、前記エピタキシャル層よりも高濃度の第2導電型の不純物を含み、前記第2のウェルと接触しないように形成された第1の埋め込み層と、 該第1の埋め込み層の少なくとも一部と前記エピタキシャル層とが接するように、前記第1の埋め込み層の上面を覆うように形成された第1導電型の第2の埋め込み層と、 を備えたことを特徴とする横型短チャネルDMOS。
IPC (1件)：
H01L 29/78
FI (2件)：
H01L29/78 301D ,  H01L29/78 301X
Fターム (33件)：
5F140AA01 ,  5F140AA05 ,  5F140AA11 ,  5F140AA24 ,  5F140AA25 ,  5F140AA30 ,  5F140AA40 ,  5F140AC21 ,  5F140BA01 ,  5F140BA16 ,  5F140BF01 ,  5F140BF04 ,  5F140BF05 ,  5F140BF07 ,  5F140BF08 ,  5F140BF44 ,  5F140BF58 ,  5F140BH13 ,  5F140BH17 ,  5F140BH30 ,  5F140BH41 ,  5F140BH43 ,  5F140BH47 ,  5F140BJ01 ,  5F140BJ05 ,  5F140BJ07 ,  5F140CA03 ,  5F140CB08 ,  5F140CD01 ,  5F140CD10 ,  5F140CF00 ,  5F140DA00 ,  5F140DA06
引用特許：
出願人引用 (1件) 審査官引用 (5件)
  • 半導体装置
    公報種別：公開公報   出願番号：特願2000-353945   出願人：三菱電機株式会社
  • 半導体装置
    公報種別：公表公報   出願番号：特願2000-571504   出願人：コーニンクレッカフィリップスエレクトロニクスエヌヴィ
  • 特開昭62-217664
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