SOI埋込プレート・トレンチ・キャパシタ

発明者：
出願人/特許権者：
代理人 (1件)：坂口博 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-318251
公開番号（公開出願番号）：特開平10-178162
出願日： 1997年11月19日
公開日（公表日）： 1998年06月30日
要約：

【要約】 (修正有)【課題】トレンチ・キャパシタを有するDRAM記憶セルをSOI基板に形成する。【解決手段】 1)第1のトレンチを、単結晶デバイス層と埋込酸化物層を貫通して基板本体内部にわずかに達する第1の深さまで異方性エッチングする。2)第1のトレンチの側面に沿って第1の深さに達する拡散障壁カラーを形成する。3)第1のトレンチによって露出した基板本体を第2の深さまで異方性エッチングし、第2のトレンチによって露出した基板本体のシリコンをトレンチ・キャパシタの第1の電極とする。4)第2のトレンチによって露出した基板本体表面にノード誘電体層を形成する。5)ドープされたポリシリコン・プラグを第1と第2のトレンチ内に形成してトレンチ・キャパシタの第2の電極とし、プラグをFETのドレイン領域に接触させる。

請求項（抜粋）：

半導体本体(SC本体)と、前記半導体本体上を覆う埋込酸化物層と前記埋込酸化物層上を覆う単結晶デバイス層(SCデバイス層)とを有するSOI基板に、第1と第2の電極とノード誘電体を有するトレンチ・キャパシタを形成する方法であって、単結晶デバイス層の上にマスク層を形成するステップと、マスク層に開口部をパターン化するステップと、マスク層の開口部に対応する第1のトレンチを、単結晶デバイス層と埋込酸化物層を貫通して半導体本体内部まで達する第1の深さまで異方性エッチングするステップと、第1のトレンチの側面に第1の深さに達する拡散障壁カラーを形成するステップと、第1のトレンチによって露出した半導体本体を第2の深さまで異方性エッチングして、その側壁が第1の電極を画定する第2のトレンチを形成するステップと、第1と第2のトレンチによって露出した前記半導体本体表面に前記ノード誘電体層を形成するステップと、ドープされたポリシリコン・プラグを第1と第2のトレンチ内に形成することによって第2の電極を形成するステップとを含む方法。

IPC (4件)：

H01L 27/108 , H01L 21/8242 , H01L 27/04 , H01L 21/822

FI (3件)：

H01L 27/10 625 A , H01L 27/04 C , H01L 27/10 671 C

引用特許：

審査官引用 (4件)

半導体装置の製造方法
公報種別：公開公報出願番号：特願平6-223778 出願人：株式会社東芝
トレンチ・キャパシタを備えたDRAMセルの製造方法
公報種別：公開公報出願番号：特願平7-163613 出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション
ダイナミック・ランダム・アクセス・メモリ・デバイスおよび製造方法
公報種別：公開公報出願番号：特願平4-347663 出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション

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