特許
J-GLOBAL ID：200903075597898946

半導体装置およびその製造方法

発明者：
上野 和良

上野 和良 について


出願人/特許権者：
NECエレクトロニクス株式会社

NECエレクトロニクス株式会社 について


代理人 (1件)： 速水 進治
公報種別：公開公報
出願番号（国際出願番号）：特願2005-213593
公開番号（公開出願番号）：特開2007-035734
出願日： 2005年07月25日
公開日（公表日）： 2007年02月08日
要約：
【課題】 表面にキャップメタル膜が形成された銅配線を含む半導体装置において、ビア接続の歩留まりや抵抗の均一性を良好にする。【解決手段】 本発明の半導体装置の製造方法は、半導体基板上に形成された絶縁膜に、配線溝を形成する工程(S100)と、絶縁膜上全面に、バリアメタル膜を形成する工程(S102)と、バリアメタル膜上全面に、配線溝内を埋め込むように銅膜を形成する工程(S104)と、絶縁膜表面に、バリアメタル膜が残る条件で、配線溝部外の銅膜を研磨により除去する工程(S106)と、銅膜を研磨により除去する工程の後に、配線溝部内に形成された銅膜上に、選択的にキャップメタル膜を形成する工程(S108)と、キャップメタル膜を研磨により平坦化する工程(S110)とを含む。【選択図】 図1
請求項（抜粋）：
半導体基板上に形成された絶縁膜に、凹部を形成する工程と、 前記絶縁膜上全面に、バリアメタル膜を形成する工程と、 前記バリアメタル膜上全面に、前記凹部内を埋め込むように銅膜を形成する工程と、 前記バリアメタル膜を前記絶縁膜上全面に残して前記凹部外の前記銅膜を研磨により除去する工程と、 前記銅膜を研磨により除去する工程の後に、前記凹部内に形成された前記銅膜上に、選択的にキャップメタル膜を形成する工程と、 前記キャップメタル膜を研磨により平坦化する工程と、 を含み、 前記キャップメタル膜を研磨により平坦化する工程において、前記凹部外の前記バリアメタル膜を研磨により除去する半導体装置の製造方法。
IPC (3件)：
H01L 21/320 ,  H01L 23/52 ,  H01L 21/304
FI (3件)：
H01L21/88 K ,  H01L21/88 M ,  H01L21/304 622X
Fターム (58件)：
5F033HH07 ,  5F033HH11 ,  5F033HH12 ,  5F033HH13 ,  5F033HH14 ,  5F033HH15 ,  5F033HH16 ,  5F033HH17 ,  5F033HH18 ,  5F033HH19 ,  5F033HH20 ,  5F033HH21 ,  5F033HH27 ,  5F033HH30 ,  5F033HH32 ,  5F033HH33 ,  5F033HH34 ,  5F033KK07 ,  5F033KK11 ,  5F033KK12 ,  5F033KK13 ,  5F033KK14 ,  5F033KK15 ,  5F033KK16 ,  5F033KK17 ,  5F033KK18 ,  5F033KK19 ,  5F033KK20 ,  5F033KK21 ,  5F033KK27 ,  5F033KK30 ,  5F033KK32 ,  5F033KK33 ,  5F033KK34 ,  5F033LL06 ,  5F033MM01 ,  5F033MM05 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP06 ,  5F033PP15 ,  5F033PP27 ,  5F033PP33 ,  5F033QQ09 ,  5F033QQ48 ,  5F033QQ49 ,  5F033RR01 ,  5F033RR04 ,  5F033RR09 ,  5F033RR21 ,  5F033RR25 ,  5F033RR29 ,  5F033WW01 ,  5F033XX01 ,  5F033XX09 ,  5F033XX28
引用特許：
出願人引用 (3件) 審査官引用 (2件)

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