特許
J-GLOBAL ID：200903075778225250

強誘電体メモリ素子の製造方法

発明者：
廣井 政幸

廣井 政幸 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 野田 茂
公報種別：公開公報
出願番号（国際出願番号）：特願平11-204713
公開番号（公開出願番号）：特開2001-036025
出願日： 1999年07月19日
公開日（公表日）： 2001年02月09日
要約：
【要約】【課題】 キャパシタを構成する強誘電体の分極特性の劣化を抑制する。【解決手段】 強誘電体4としてペロブスカイト系酸化物を上部電極5および下部電極3の間に介在させ強誘電体キャパシタ9を形成して同キャパシタの残留分極特性を利用した強誘電体メモリ素子10を製造する場合に上部電極上にAlなどの熱膨張率の大きい金属配線7を形成する際、金属配線7の材料を強誘電体4のキュリー点を超える温度に加熱して金属配線7を成膜する。これにより降温時に上記キュリー点を通過するとき配線7からキャパシタ6にかかる引張り応力が減弱し強誘電体4の分極特性の劣化が抑制される。また強誘電体4のキュリー点より高温度で流動化する材料の配線を上部電極上に形成した後、同配線材料が流動化する温度に加熱しても同様の結果となる。また上部電極と金属配線7との間にバリア膜8を介在させても配線の熱膨張の影響を緩和できる。
請求項（抜粋）：
強誘電体としてペロブスカイト系酸化物を2つの電極の間に介在させ強誘電体キャパシタを形成して、同強誘電体キャパシタの残留分極特性を利用した強誘電体メモリ素子を製造する方法であって、前記強誘電体メモリ素子の近傍に金属配線を形成する際に、前記金属配線の材料を前記強誘電体のキュリー点を超える温度に加熱して前記金属配線を成膜することを特徴とする強誘電体メモリ素子の製造方法。
IPC (6件)：
H01L 27/10 451 ,  H01L 21/3205 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/108 ,  H01L 21/8242
FI (4件)：
H01L 27/10 451 ,  H01L 21/88 N ,  H01L 27/04 C ,  H01L 27/10 651
Fターム (37件)：
5F033HH08 ,  5F033HH18 ,  5F033HH33 ,  5F033PP15 ,  5F033QQ73 ,  5F033RR04 ,  5F033SS04 ,  5F033SS11 ,  5F033WW03 ,  5F033XX00 ,  5F033XX14 ,  5F033XX19 ,  5F038AC05 ,  5F038AC14 ,  5F038AC15 ,  5F038CD01 ,  5F038CD18 ,  5F038DF05 ,  5F038EZ11 ,  5F038EZ17 ,  5F083AD21 ,  5F083FR01 ,  5F083GA27 ,  5F083GA30 ,  5F083JA15 ,  5F083JA17 ,  5F083JA36 ,  5F083JA37 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083JA56 ,  5F083PR21 ,  5F083PR22 ,  5F083PR23 ,  5F083PR33
引用特許：
審査官引用 (4件)
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