基板処理方法および基板処理装置

発明者： ,
出願人/特許権者：
代理人 (1件)：大坪隆司
公報種別：公開公報
出願番号（国際出願番号）：特願2001-223706
公開番号（公開出願番号）：特開2002-359182
出願日： 2001年07月25日
公開日（公表日）： 2002年12月13日
要約：

【要約】【課題】特別な装置を使用することなく、高精度に微細化されたレジストパターンを得ることが可能な基板処理方法および基板処理装置を提供することを目的とする。【解決手段】基板Wに対して金属薄膜からなる配線パターンを形成するためには、最初に、その表面全域に金属薄膜が形成された基板Wに対しレジスト膜を塗布する。次に、基板W表面のレジスト膜に対して配線パターンを露光する。次に、ポストエクスポージャーベーク処理を行った後、基板Wに対して現像液を塗布する。次に、現像処理後の基板Wを洗浄する。そして、基板Wに対してオゾン水を供給することにより、レジストエッチングを行う。続いて、ポストベークを行った後、エッチング処理を実行する。

請求項（抜粋）：

マスクまたはレチクルのパターンが露光され、現像液が供給されることによりパターン化されたレジスト膜が薄膜上に形成された基板に対し、前記薄膜の不要部分を除去する前に、薄膜に対してよりもレジスト膜に対して多くの分解作用を有するレジスト膜の溶解液を供給することを特徴とする基板処理方法。

IPC (4件)：

H01L 21/027 , B05D 3/10 , G03F 7/40 511 , B05C 9/12

FI (5件)：

B05D 3/10 H , G03F 7/40 511 , B05C 9/12 , H01L 21/30 570 , H01L 21/30 569 C

Fターム (29件)：

2H096AA25 , 2H096AA27 , 2H096HA05 , 2H096JA04 , 4D075BB20Z , 4D075BB63Z , 4D075BB66Z , 4D075BB68Z , 4D075BB69Z , 4D075BB91Z , 4D075BB93Z , 4D075CA47 , 4D075DA06 , 4D075DB13 , 4D075DB14 , 4D075DC22 , 4D075DC24 , 4D075EA45 , 4F042AA02 , 4F042AA07 , 4F042AA10 , 4F042BA16 , 4F042BA19 , 4F042CC10 , 4F042DC00 , 5F046LA04 , 5F046LA08 , 5F046LA18 , 5F046MA02

引用特許：

審査官引用 (9件)

特開昭63-128715
特開昭62-215266
半導体装置の製造方法
公報種別：公開公報出願番号：特願平10-351605 出願人：ソニー株式会社

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