特許
J-GLOBAL ID：200903076016788238

メモリコントローラ及びこれを備えたマルチプロセッサシステム

発明者：
北野 真章

北野 真章 について


出願人/特許権者：
エヌイーシーコンピュータテクノ株式会社

エヌイーシーコンピュータテクノ株式会社 について


代理人 (1件)： 高橋 勇
公報種別：公開公報
出願番号（国際出願番号）：特願2007-076246
公開番号（公開出願番号）：特開2008-234531
出願日： 2007年03月23日
公開日（公表日）： 2008年10月02日
要約：
【課題】ディレクトリ110で訂正不可能障害が検出された場合でも、継続動作可能状態に復帰できるメモリコントローラ109等を提供する。【解決手段】メモリコントローラ109は、第一のエントリ情報の一部のキャッシュデータからなる第二のエントリ情報を保持するディレクトリキャッシュ112を備えている。ディレクトリ110のエントリ情報に訂正不可能な異常が検出された場合、そのエントリ情報を無効化し、そのエントリ情報に代わる代替エントリ情報をディレクトリキャッシュ112に作成する。これにより、プロセッサ101〜104は、異常の発生したエントリ情報を使わずに、代替エントリ情報を使うことができるので、継続動作可能状態に復帰する。【選択図】図1
請求項（抜粋）：
主記憶データを格納する主記憶装置と、前記主記憶データの一部をキャッシュデータとして保持するプロセッサキャッシュを有する複数のプロセッサと、前記主記憶データについてアドレス情報毎のキャッシュ制御状態を示す第一のエントリ情報を格納するディレクトリとに接続され、前記複数のプロセッサの各々から前記主記憶装置へのアクセスを前記第一のエントリ情報に応じて制御することにより前記プロセッサキャッシュ間のコヒーレンシを保証するメモリコントローラであって、 前記第一のエントリ情報の一部のキャッシュデータからなる第二のエントリ情報を保持するディレクトリキャッシュと、前記ディレクトリから読み出した前記第一のエントリ情報に訂正不可能な異常があるか否かを検出する障害検出部と、この障害検出部によって異常があると検出された前記第一のエントリ情報を無効化する指示を前記複数のプロセッサへ出力するスヌープ生成部と、このスヌープ生成部によって無効化された前記第一のエントリ情報に代わる新たな前記第二のエントリ情報を代替エントリ情報として前記ディレクトリキャッシュに作成するライトデータ生成部と、 を備えたことを特徴とするメモリコントローラ。
IPC (2件)：
G06F 12/08 ,  G06F 12/16
FI (7件)：
G06F12/08 541Z ,  G06F12/08 507L ,  G06F12/08 531B ,  G06F12/08 531E ,  G06F12/08 541B ,  G06F12/16 310E ,  G06F12/16 310Z
Fターム (10件)：
5B005JJ01 ,  5B005KK14 ,  5B005MM01 ,  5B005NN33 ,  5B005PP03 ,  5B005VV13 ,  5B005WW14 ,  5B018GA06 ,  5B018KA18 ,  5B018MA03
引用特許：
出願人引用 (2件) 審査官引用 (13件)
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