特許
J-GLOBAL ID：200903028715675550

プロセッサおよび主記憶共有マルチプロセッサ

発明者：
青木 秀貴

青木 秀貴 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (3件)： 小川 勝男 ,  田中 恭助 ,  佐々木 孝
公報種別：公開公報
出願番号（国際出願番号）：特願2004-060149
公開番号（公開出願番号）：特開2005-250830
出願日： 2004年03月04日
公開日（公表日）： 2005年09月15日
要約：
【課題】主記憶共有マルチプロセッサにおいて、キャッシュ一貫性を保持するためのトランザクションを削減する。【解決手段】主記憶の各ページに対応して、当該ページが各ノードグループのキャッシュに登録されていないかどうか(登録されていない場合を0)をビット列で保持するディレクトリ340を設ける。プロセッサ10は、指定ページに対応するディレクトリエントリを0クリアする命令を持つ。また縮約装置330は、結合網100を流れるキャッシュ一貫性保持のためのトランザクションを観測し、ディレクトリ中で0に設定できるビットを検出する。【選択図】 図1
請求項（抜粋）：
第1のサイズのブロックをひとつまたは複数保持するキャッシュを有するプロセッサにおいて、 前記第1のサイズの2以上の自然数倍である第2のサイズのブロックを指定し、指定した前記第2のサイズのブロックに属するすべての前記第1のサイズのブロックについて、前記キャッシュへの登録を抹消する操作が可能なことを特徴とするプロセッサ。
IPC (1件)：
G06F12/08
FI (4件)：
G06F12/08 531B ,  G06F12/08 511Z ,  G06F12/08 531E ,  G06F12/08 575
Fターム (5件)：
5B005JJ01 ,  5B005KK14 ,  5B005MM05 ,  5B005PP11 ,  5B005PP21
引用特許：
出願人引用 (3件) 審査官引用 (18件)
全件表示

前のページに戻る

TOP

BOTTOM