特許
J-GLOBAL ID：200903076371734033

半導体記憶装置およびその製造方法

発明者：
井上 幸多

井上 幸多 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (3件)： 吉田 茂明 ,  吉竹 英俊 ,  有田 貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2006-247760
公開番号（公開出願番号）：特開2008-071861
出願日： 2006年09月13日
公開日（公表日）： 2008年03月27日
要約：
【課題】メモリセルの高集積化およびメモリセルのキャパシタの容量増大を図る。【解決手段】半導体基板の活性領域40を規定する分離トレンチ2内にはフィールドシールド電極であるN型導電性膜4nが形成される。各活性領域40には、その両端に形成されたキャパシタと、ゲート電極12を有する2つのトランジスタとから成る2つのDRAMセルが形成される。活性領域40の両端のキャパシタは、分離トレンチ2の内壁(活性領域40の側壁)の不純物拡散層をストレージ電極とし、分離トレンチ2内のN型導電性膜4nをセルプレート電極とする。活性領域40の両端のキャパシタのセルプレート電極であるN型導電性膜4nは、互いに分離トレンチ2内で繋がっている。【選択図】図2
請求項（抜粋）：
半導体基板と、 前記半導体基板における活性領域を規定するトレンチと、 前記トレンチの内壁に形成された内壁絶縁膜と、 前記トレンチ内に前記内壁絶縁膜を介して埋め込まれた導電性膜と、 メモリセルが形成された前記活性領域である第1活性領域と、 前記第1活性領域の両端にそれぞれ形成され、前記トレンチの内壁に形成された不純物拡散層を第1電極、前記内壁絶縁膜を誘電体層、前記導電性膜を第2電極とする第1および第2キャパシタとを備え、 前記第1キャパシタの第2電極と前記第2キャパシタの第2電極とは、前記トレンチ内で繋がっている ことを特徴とする半導体記憶装置。
IPC (6件)：
H01L 21/824 ,  H01L 27/108 ,  H01L 21/76 ,  H01L 27/08 ,  H01L 21/823 ,  H01L 27/06
FI (5件)：
H01L27/10 625B ,  H01L27/10 681D ,  H01L21/76 L ,  H01L27/08 331A ,  H01L27/06 102A
Fターム (66件)：
5F032AA35 ,  5F032AA44 ,  5F032AA45 ,  5F032AA47 ,  5F032AA63 ,  5F032AA70 ,  5F032AA77 ,  5F032AA84 ,  5F032BA02 ,  5F032BB04 ,  5F032BB06 ,  5F032CA01 ,  5F032CA14 ,  5F032CA17 ,  5F032DA02 ,  5F032DA22 ,  5F032DA30 ,  5F032DA44 ,  5F032DA60 ,  5F032DA74 ,  5F032DA78 ,  5F048AA01 ,  5F048AA04 ,  5F048AA07 ,  5F048AB01 ,  5F048AC03 ,  5F048AC10 ,  5F048BA01 ,  5F048BB05 ,  5F048BB08 ,  5F048BB12 ,  5F048BC03 ,  5F048BC06 ,  5F048BC18 ,  5F048BE03 ,  5F048BF04 ,  5F048BF05 ,  5F048BF06 ,  5F048BF11 ,  5F048BF16 ,  5F048BF17 ,  5F048BG13 ,  5F048DA27 ,  5F083AD01 ,  5F083AD10 ,  5F083AD16 ,  5F083AD61 ,  5F083AD69 ,  5F083GA01 ,  5F083GA09 ,  5F083JA35 ,  5F083JA53 ,  5F083LA16 ,  5F083LA19 ,  5F083LA21 ,  5F083NA01 ,  5F083NA05 ,  5F083PR42 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR47 ,  5F083PR52 ,  5F083PR53 ,  5F083PR54 ,  5F083PR55
引用特許：
出願人引用 (4件)
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