特許
J-GLOBAL ID：200903076519009988
逆阻止型半導体装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願2004-113962
公開番号（公開出願番号）：特開2005-252212
出願日： 2004年04月08日
公開日（公表日）： 2005年09月15日
要約：
【要約書】【課題】分離領域の逆回復ピーク電流への影響をなくし、十分ソフトなリカバリーを示す耐圧構造にすることができ、逆阻止型IGBTの本質的である、逆漏れ電流の増加を抑え、しかもオン電圧も十分小さい値で抑えることが可能となるようにする。【解決手段】n-ドリフト層3の表面に形成されたp+ベース層4と、p+ベース層4の表面に形成されたn+エミッタ領域5と、n-ドリフト層3とn+エミッタ領域5とに挟まれるp+ベース層4の表面に被覆されるゲート酸化膜6と、ゲート酸化膜6を介して被覆されるゲート電極7とを含むMOSゲート構造と、MOSゲート構造をn-ドリフト層3を介して取り囲みn-ドリフト層3の表裏面をつなぐように形成されるp+分離領域11と、減厚したn-ドリフト層3の裏面に形成され、裏面に露出するp+分離領域11に連結されるp+コレクタ層9とを備え、p+ベース層4と接触するエミッタ電極8の接触部分の最外端と、p+分離層11の最内端との距離Wが、n-ドリフト層3の深さ方向の厚さdよりも大きくする。【選択図】 図1
請求項（抜粋）：
第1導電型ドリフト層の表面に選択的に形成された第2導電型ベース層と、該第2導電型ベース層の表面に選択的に形成された第1導電型エミッタ領域と、前記第1導電型ドリフト層と第1導電型エミッタ領域とに挟まれる前記第2導電型ベース層の表面に被覆されるゲート絶縁膜と該ゲート絶縁膜を介して被覆されるゲート電極とからなるMOSゲート構造と、前記第1導電型エミッタ領域と第2導電型ベース層とに接触するエミッタ電極と、前記MOSゲート構造を前記第1導電型ドリフト層を介して取り囲み前記第1導電型ドリフト層の表裏面をつなぐように形成される第2導電型分離領域と、前記第1導電型ドリフト層の裏面に形成され、該裏面に露出する前記第2導電型分離領域に連結される第2導電型コレクタ層と該コレクタ層に接触するコレクタ電極を備えた逆阻止型半導体装置において、
前記エミッタ電極が前記第2導電型ベース層と接触する部分での外端と、前記第2導電型分離領域の内端との距離Wが、前記第1導電型ドリフト層の深さ方向の厚さdよりも大きいことを特徴とする逆阻止型半導体装置。
IPC (2件)：
FI (6件)：
H01L29/78 652N
, H01L29/78 652J
, H01L29/78 652P
, H01L29/78 652R
, H01L29/78 655F
, H01L29/78 658H
出願人引用 (10件)
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半導体装置
公報種別：公開公報
出願番号：特願平7-042960
出願人：株式会社東芝
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半導体装置およびその製造方法
公報種別：公開公報
出願番号：特願2000-191327
出願人：富士電機株式会社
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半導体装置
公報種別：公開公報
出願番号：特願2000-257341
出願人：富士電機株式会社
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審査官引用 (7件)
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