特許
J-GLOBAL ID：200903078772864161

キャリブレーション回路及びこれを備える半導体装置、並びに、メモリモジュール

発明者：
桑原 俊二

桑原 俊二 について

, 
藤澤 宏樹

藤澤 宏樹 について


出願人/特許権者：
エルピーダメモリ株式会社

エルピーダメモリ株式会社 について


代理人 (2件)： 鷲頭 光宏 ,  緒方 和文
公報種別：公開公報
出願番号（国際出願番号）：特願2007-181359
公開番号（公開出願番号）：特開2009-021705
出願日： 2007年07月10日
公開日（公表日）： 2009年01月29日
要約：
【課題】キャリブレーション端子に現れる電圧をより高速に安定させる。【解決手段】キャリブレーション端子ZQを駆動するレプリカバッファ110と、レプリカバッファ110に並列接続されたプリエンファシス回路171と、レプリカバッファ110及びプリエンファシス回路171のインピーダンスを変化させるアップダウンカウンタ140とを備える。レプリカ制御回路110aはインピーダンスコードDRZQPに基づいてレプリカバッファ110を導通させ、プリエンファシス制御回路171aはレプリカバッファ110の導通期間の初期においてプリエンファシス回路171を導通させる。これにより、例えば複数個の半導体装置に対して外部抵抗を共有している場合であっても、キャリブレーション端子ZQに現れる電圧をより高速に安定させることができる。【選択図】図1
請求項（抜粋）：
キャリブレーション端子を駆動する第1のレプリカバッファと、前記第1のレプリカバッファに並列接続された第1のプリエンファシス回路と、少なくとも前記キャリブレーション端子に現れる電圧に基づいて前記第1のレプリカバッファのインピーダンスを変化させる制御部とを備え、 前記制御部は、前記第1のレプリカバッファの導通期間の初期において前記第1のプリエンファシス回路を導通させることを特徴とするキャリブレーション回路。
IPC (4件)：
H03K 19/017 ,  H01L 21/822 ,  H01L 27/04 ,  G11C 11/409
FI (6件)：
H03K19/00 101Q ,  H03K19/00 101J ,  H03K19/00 101R ,  H01L27/04 V ,  H01L27/04 M ,  G11C11/34 354Q
Fターム (28件)：
5F038AR07 ,  5F038AV13 ,  5F038AV18 ,  5F038BB04 ,  5F038BE08 ,  5F038CD07 ,  5F038DF01 ,  5F038DF04 ,  5F038DF05 ,  5F038EZ07 ,  5F038EZ20 ,  5J056AA01 ,  5J056AA04 ,  5J056AA40 ,  5J056BB02 ,  5J056BB60 ,  5J056DD40 ,  5J056FF07 ,  5J056FF10 ,  5J056GG09 ,  5J056GG12 ,  5M024AA43 ,  5M024BB04 ,  5M024DD42 ,  5M024DD52 ,  5M024PP01 ,  5M024PP03 ,  5M024PP07
引用特許：
出願人引用 (5件)
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