出力回路および半導体集積回路

発明者： ,
出願人/特許権者： ,
代理人 (1件)：大日方富雄
公報種別：公開公報
出願番号（国際出願番号）：特願2000-349065
公開番号（公開出願番号）：特開2002-152032
出願日： 2000年11月16日
公開日（公表日）： 2002年05月24日
要約：

【要約】【課題】出力容量を小さく抑えたまま小さな出力インピーダンスが得られるインピーダンス制御可能な出力回路を提供することにある。【解決手段】各々インピーダンス値が異なりドレインが出力端子OUTに接続された複数のPMOS Qp0〜Qp7と、対応するPMOS Qp0〜Qp7を制御する信号を生成する複数の論理ゲート10〜17からなる第1の制御信号生成手段と、各々インピーダンス値が異なりドレインが出力端子OUTに接続された複数のNMOS Qn0〜Qn7と、対応するNMOS Qn0〜Qn7を制御する信号を生成する複数の論理ゲート20〜27からなる第2の制御信号生成手段ととを備え、各論理ゲート10〜17,20〜27の一方の入力端子には、それぞれ共通にされた出力制御用の信号が入力され、他方の入力端子には選択信号UP0〜UP7,DN0〜DN7がそれぞれ入力され、信号出力可能な状態に選択された論理ゲートから出力制御用の信号が対応するNチャネルMOSFETおよびPチャネルMOSFETに出力されるように構成された出力回路である。

請求項（抜粋）：

各々インピーダンス値が異なり互いにソース・ドレイン経路が並列接続されるとともにドレインが出力端子に接続された複数のNチャネルMOSFETと、これら複数のNチャネルMOSFETにそれぞれ対応して設けられ対応するNチャネルMOSFETのゲートを制御する信号を生成する複数の論理ゲートからなる第1の制御信号生成手段と、各々インピーダンス値が異なり互いにソース・ドレイン経路が並列接続されるとともにドレインが上記出力端子に接続された複数のPチャネルMOSFETと、これら複数のPチャネルMOSFETにそれぞれ対応して設けられ対応するPチャネルMOSFETのゲートを制御する信号を生成する複数の論理ゲートからなる第2の制御信号生成手段とを備え、上記第1の制御信号生成手段と第2の制御信号生成手段の各論理ゲートの一方の入力端子には、それぞれ共通にされた出力制御用の信号が入力され、他方の入力端子には各論理ゲートの状態を上記出力制御用の信号を後段に出力可能な状態又は出力不可の状態に選択する選択信号がそれぞれ入力され、出力可能な状態に選択された第1の制御信号生成手段の論理ゲートと第2の制御信号生成手段の論理ゲートとから上記出力制御用の信号に基づく信号が対応するNチャネルMOSFETおよびPチャネルMOSFETに出力されるように構成されていることを特徴とする出力回路。

FI (2件)：

H03K 19/00 101 J , H03K 19/00 101 Q

Fターム (15件)：

5J056AA04 , 5J056BB28 , 5J056BB38 , 5J056BB40 , 5J056BB57 , 5J056CC00 , 5J056DD13 , 5J056DD28 , 5J056DD52 , 5J056EE14 , 5J056FF07 , 5J056FF08 , 5J056GG12 , 5J056HH01 , 5J056KK01

引用特許：

審査官引用 (5件)

出力回路
公報種別：公開公報出願番号：特願平10-210479 出願人：株式会社日立製作所
半導体装置
公報種別：公開公報出願番号：特願平6-187810 出願人：株式会社日立製作所
半導体集積回路
公報種別：公開公報出願番号：特願平9-305929 出願人：株式会社東芝

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