特許
J-GLOBAL ID:200903079079091260

半導体基板の製造方法

発明者:
出願人/特許権者:
代理人 (3件): 杉村 興作 ,  藤谷 史朗 ,  来間 清志
公報種別:公開公報
出願番号(国際出願番号):特願2006-145599
公開番号(公開出願番号):特開2007-317867
出願日: 2006年05月25日
公開日(公表日): 2007年12月06日
要約:
【課題】従来に比して酸化膜の厚みが薄い、あるいは酸化膜を介さずにシリコン同士を直接貼り合せる、貼り合わせウェーハにおいても、ボイドまたはブリスタと呼ばれる欠陥の発生を抑制するための方途を与える。【解決手段】シリコン層を形成する活性層用ウェーハに50nm超500nm以下の厚みの酸化膜を形成した後、該活性層用ウェーハに水素イオンを注入してイオン注入層を形成し、次いで酸化膜を50nm以下の厚みに調整した後、該酸化膜を介して活性層用ウェーハと支持基板用ウェーハとを貼り合わせた後、前記イオン注入層にて剥離する。【選択図】図3
請求項(抜粋):
シリコン層を形成する活性層用ウェーハに50nm超500nm以下の厚みの酸化膜を形成した後、該活性層用ウェーハに水素イオンを注入してイオン注入層を形成し、次いで酸化膜を50nm以下の厚みに調整した後、該酸化膜を介して活性層用ウェーハと支持基板用ウェーハとを貼り合わせた後、前記イオン注入層にて剥離することを特徴とする半導体基板の製造方法。
IPC (2件):
H01L 21/02 ,  H01L 27/12
FI (2件):
H01L27/12 B ,  H01L21/02 B
引用特許:
出願人引用 (5件)
全件表示
審査官引用 (4件)
全件表示

前のページに戻る