特許
J-GLOBAL ID：200903079287215836
ビアエッチング阻止膜を用いる強誘電体メモリ素子及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
志賀 正武 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2003-054627
公開番号（公開出願番号）：特開2003-273328
出願日： 2003年02月28日
公開日（公表日）： 2003年09月26日
要約：
【要約】【課題】 強誘電体メモリ素子及びその製造方法を提供する。【解決手段】 下部層間絶縁膜35上に行方向及び列方向に沿って2次元的に配列された複数の強誘電体キャパシタ60を備えるが、強誘電体キャパシタ60の上面は強誘電体キャパシタ60の間を覆う層間絶縁膜70により露出され、この層間絶縁膜70上にのみビアエッチング阻止膜パターン80aが形成される。複数のプレートライン120が隣り合う少なくとも2つの行上に配列された強誘電体キャパシタ60と電気的に接続され、強誘電体キャパシタ60の間においてはビアエッチング阻止膜パターン80aに接するように配される。よって、セルごとにプレートライン連結のためのビアホールを形成しなくても良いので、さらなる高集積化を図ることができ、形成されたビアエッチング阻止膜パターン80aによりその下部の層間絶縁膜70が保護されるので、キャパシタ特性の劣化を防止できる。
請求項（抜粋）：
半導体基板上に形成された下部層間絶縁膜と、前記下部層間絶縁膜上に行方向及び列方向に沿って2次元的に配列された複数の強誘電体キャパシタと、前記強誘電体キャパシタの間を覆いつつ前記強誘電体キャパシタの上面を露出させる層間絶縁膜と、前記層間絶縁膜上にのみ形成されたビアエッチング阻止膜パターンと、前記ビアエッチング阻止膜パターン上に形成された上部層間絶縁膜と、隣り合う少なくとも2つの行上に配列された前記強誘電体キャパシタと電気的に接続され、前記強誘電体キャパシタの間においては前記ビアエッチング阻止膜パターンに接するように配された複数のプレートラインと、を備えることを特徴とする強誘電体メモリ素子。
Fターム (21件)：
5F083FR02
, 5F083GA09
, 5F083GA21
, 5F083GA27
, 5F083JA14
, 5F083JA15
, 5F083JA17
, 5F083JA35
, 5F083JA36
, 5F083JA38
, 5F083JA39
, 5F083JA40
, 5F083JA43
, 5F083KA19
, 5F083MA04
, 5F083MA06
, 5F083MA17
, 5F083MA20
, 5F083PR06
, 5F083PR39
, 5F083PR40
