特許
J-GLOBAL ID：200903079360244424

半導体装置及び半導体装置の製造方法

発明者：
早崎 裕一

早崎 裕一 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (4件)： 柳瀬 睦肇 ,  宇都宮 正明 ,  渡部 温 ,  原田 勝利
公報種別：公開公報
出願番号（国際出願番号）：特願2006-018064
公開番号（公開出願番号）：特開2007-201182
出願日： 2006年01月26日
公開日（公表日）： 2007年08月09日
要約：
【課題】クラックが半導体装置の内部に進行することを抑制する。【解決手段】本発明に係る半導体装置は、半導体基板1の表層に形成され、トランジスタのソース又はドレインとなる第1の不純物領域7と、半導体基板1の縁の表層に形成された第2の不純物領域8と、半導体基板1上に形成された層間絶縁膜100と、層間絶縁膜100に形成され、半導体基板1の縁上に位置する層間絶縁膜100を上下に貫通する第1の溝150と、第1の溝150の下に位置する半導体基板1に形成され、底部が第2の不純物領域8の底部と略同じ位置又は深い位置にある第2の溝150とを具備する。【選択図】図1
請求項（抜粋）：
半導体基板の表層に形成され、トランジスタのソース又はドレインとなる第1の不純物領域と、 前記半導体基板の縁の表層に形成された第2の不純物領域と、 前記半導体基板上に形成された層間絶縁膜と、 前記層間絶縁膜に形成され、前記半導体基板の縁上に位置する前記層間絶縁膜を上下に貫通する第1の溝と、 前記第1の溝の下に位置する前記半導体基板に形成され、底部が前記第2の不純物領域の底部と略同じ位置又は深い位置にある第2の溝と、 を具備する半導体装置。
IPC (2件)：
H01L 21/320 ,  H01L 23/52
FI (1件)：
H01L21/88 Z
Fターム (35件)：
5F033HH04 ,  5F033HH09 ,  5F033JJ19 ,  5F033JJ33 ,  5F033KK01 ,  5F033KK09 ,  5F033NN06 ,  5F033NN07 ,  5F033NN38 ,  5F033PP06 ,  5F033PP15 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ31 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ58 ,  5F033QQ73 ,  5F033QQ76 ,  5F033RR04 ,  5F033RR15 ,  5F033RR29 ,  5F033SS04 ,  5F033SS11 ,  5F033SS15 ,  5F033SS25 ,  5F033SS27 ,  5F033TT02 ,  5F033TT08 ,  5F033VV00 ,  5F033VV06 ,  5F033VV07 ,  5F033WW01 ,  5F033XX17
引用特許：
出願人引用 (2件) 審査官引用 (5件)
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