特許
J-GLOBAL ID：200903080389749396
半導体装置及びその製造方法
発明者：
,
出願人/特許権者：
,
代理人 (7件)：
鈴江 武彦
, 村松 貞男
, 坪井 淳
, 橋本 良郎
, 河野 哲
, 中村 誠
, 河井 将次
公報種別：公開公報
出願番号（国際出願番号）：特願2002-176029
公開番号（公開出願番号）：特開2004-022824
出願日： 2002年06月17日
公開日（公表日）： 2004年01月22日
要約：
【課題】1回のフォトリソグラフィ工程で一対のキャパシタを形成でき、チップ上における一対のキャパシタの占有面積を小さくできる半導体装置を提供する。【解決手段】半導体基板11の表面に形成された半導体領域12と、半導体領域12間の半導体基板11上にゲート絶縁膜13を介して形成されたゲート電極14と、半導体基板11上に形成された層間絶縁膜15、16と、この層間絶縁膜上に形成された下部電極18A、18Bと、層間絶縁膜15、16内に形成され、下部電極18Aに接触したコンタクトプラグ21Aと、層間絶縁膜15、16内にコンタクトプラグ21Aと離隔して形成され、下部電極18Bに接触したコンタクトプラグ21Bと、下部電極18A、18B上にそれぞれ形成された強誘電体膜19A、19Bと、これら強誘電体膜上にそれぞれ形成された上部電極20A、20Bとを有する。【選択図】 図1
請求項（抜粋）：
半導体基板の表面に形成された第1半導体領域と、
前記半導体基板の表面に、前記第1半導体領域と離隔して形成された第2半導体領域と、
前記第1半導体領域と第2半導体領域との間の前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第1半導体領域、第2半導体領域、及びゲート電極を覆うように、前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された第1、第2下部電極と、
前記層間絶縁膜内に形成され、前記第1下部電極に接触した第1コンタクトプラグと、
前記層間絶縁膜内に前記第1コンタクトプラグと離隔して形成され、前記第2下部電極に接触した第2コンタクトプラグと、
前記第1下部電極上に形成された第1強誘電体膜と、
前記第2下部電極上に形成された第2強誘電体膜と、
前記第1強誘電体膜上に形成された第1上部電極と、
前記第2強誘電体膜上に形成された第2上部電極と、
を具備することを特徴とする半導体装置。
IPC (1件)：
FI (1件)：
Fターム (20件)：
5F083FR03
, 5F083GA09
, 5F083JA15
, 5F083JA17
, 5F083JA36
, 5F083JA37
, 5F083JA38
, 5F083JA39
, 5F083JA40
, 5F083JA43
, 5F083MA01
, 5F083MA03
, 5F083MA06
, 5F083MA17
, 5F083MA20
, 5F083PR03
, 5F083PR07
, 5F083PR29
, 5F083PR34
, 5F083PR40
