特許
J-GLOBAL ID：200903072052854764
半導体記憶装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願2000-386269
公開番号（公開出願番号）：特開2002-190577
出願日： 2000年12月20日
公開日（公表日）： 2002年07月05日
要約：
【要約】【課題】 強誘電体キャパシタ及び配線形成後に必要な温度での熱処理工程を入れることが可能な高信頼性の高特性の半導体記憶装置を提供する。【解決手段】 TC並列ユニット直列接続型強誘電体メモリにおいてソース・ドレイン拡散層5、6の一方側と下部電極9との第1コンタクト部15と上部電極11とソース・ドレイン拡散層5、6の他方側との第2コンタクト部17をそれぞれ第1耐酸化性導電膜13、第2耐酸化性導電膜16で形成する。TC並列ユニット直列接続型強誘電体メモリ特有のメモリセルブロック構造を利用し、メモリセルブロックごとに存在しているメモリセルのない領域に開口部38が設けられた水素ブロック膜33をキャパシタ上に設ける。
請求項（抜粋）：
半導体基板上に形成されたトランジスタと、前記トランジスタ上に形成された第1の層間絶縁膜と、前記第1の層間絶縁膜中において前記半導体基板上の前記トランジスタのソース・ドレインのどちらか一方に接続するよう開口された第1のコンタクトと、前記第1のコンタクトを介してソース・ドレインのどちらか一方に接続された第1の下部電極と、前記第1の下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された第1の上部電極と、前記第1の層間絶縁膜を貫いて、前記トランジスタにおいて、前記第1の上部電極と、前記第1のコンタクトが接続されているソース・ドレインとは他方のソース・ドレインとを接続する、耐酸化導電性を有する第1の接続電極とを有することを特徴とする半導体記憶装置。
Fターム (17件)：
5F083AD21
, 5F083FR02
, 5F083GA25
, 5F083GA28
, 5F083JA14
, 5F083JA15
, 5F083JA17
, 5F083JA36
, 5F083JA38
, 5F083JA43
, 5F083JA44
, 5F083JA56
, 5F083MA05
, 5F083MA06
, 5F083MA17
, 5F083MA19
, 5F083PR12
