特許
J-GLOBAL ID:200903080397879142

半導体装置

発明者:
出願人/特許権者:
公報種別:公開公報
出願番号(国際出願番号):特願平9-078031
公開番号(公開出願番号):特開平10-276080
出願日: 1997年03月28日
公開日(公表日): 1998年10月13日
要約:
【要約】【課題】 回路構成及び回路規模を大幅に変更することなく、クロックスキューの増加を容易に抑えられる同期回路を容易に提供できるようにすることにより、誤動作のない信頼性の高い半導体装置を容易に提供できるようにする。【解決手段】 クロック入力に共通接続されたクロック信号に応じて前段側のロジック回路から後段側のロジック回路へとデータが順次伝達される同期回路と、複数のロジック回路のクロック入力にクロック信号を供給するためのバッファ回路とを有する半導体装置において、バッファ回路の出力配線は、ロジック回路の後段側よりも前段側の方がクロック信号の遅延が大きくなるようにクロック入力に接続される毎にロジック回路の一辺側から他辺側へロジック回路の並びを横断しながら次段のクロック入力に接続されるようにレイアウトされている。
請求項(抜粋):
クロック入力に共通接続されたクロック信号に応じて前段側のロジック回路から後段側のロジック回路へとデータが順次伝達される同期回路と、複数の前記ロジック回路のクロック入力に前記クロック信号を供給するためのバッファ回路とを有する半導体装置において、前記バッファ回路の出力配線は、前記ロジック回路の後段側よりも前段側の方が前記クロック信号の遅延が大きくなるようにレイアウトされて前記クロック入力に接続されていることを特徴とする半導体装置。
IPC (3件):
H03K 19/0175 ,  H01L 27/04 ,  H01L 21/822
FI (2件):
H03K 19/00 101 N ,  H01L 27/04 A
引用特許:
審査官引用 (14件)
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