不揮発性半導体記憶装置

発明者： , ,
出願人/特許権者：
代理人 (7件)：三好秀和 , 岩▲崎▼ 幸邦 , 川又澄雄 , 中村友之 , 伊藤正和 , 高橋俊一 , 高松俊雄
公報種別：公開公報
出願番号（国際出願番号）：特願2003-330386
公開番号（公開出願番号）：特開2005-100501
出願日： 2003年09月22日
公開日（公表日）： 2005年04月14日
要約：

【課題】側壁コントロール型メモリセル構造を有する不揮発性半導体記憶装置において、効率の良い、書き込み、読み出し、消去動作方式を提供する。【解決手段】電気的なデータの書き込み及び消去が可能な側壁コントロールゲート構造を有するメモリセルトランジスタが列方向に直列接続され、一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリックス状に配置され、同一行に並ぶメモリセルトランジスタがそれぞれ共通の第1及び第2のコントロールゲート線に接続されたメモリセルアレイからなり、メモリセルアレイ内の隣り合った2本のコントロールゲート線に同一の高電圧パルスを与えて、書き込み、読み出しを行い、又消去時は、ブロック消去或いはページ消去を行なう不揮発性半導体記憶装置。【選択図】図7

請求項（抜粋）：

フローティングゲートの両側に配置された第1及び第2のコントロールゲートを備えたメモリセルトランジスタが複数個列方向に直列接続され、一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットが複数個行方向に配置され、同一行に並ぶメモリセルトランジスタの前記第1及び第2のコントロールゲートがそれぞれ共通の第1及び第2のコントロールゲート線に接続されたメモリセルアレイと、電源電圧から、書き込み電圧、異なる複数の中間電圧及びビット線電圧を発生する昇圧回路と、前記書き込み電圧及び前記異なる複数の中間電圧が供給され、前記第1及び第2のコントロールゲート線を選択し、且つ前記第1及び第2の選択ゲートトランジスタの各ゲートに接続された第1及び第2の選択ゲート線を選択するロウデコーダとを備えることを特徴とする不揮発性半導体記憶装置。

IPC (6件)：

G11C16/06 , G11C16/04 , H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792

FI (6件)：

G11C17/00 633D , G11C17/00 633B , G11C17/00 633E , G11C17/00 622E , H01L27/10 434 , H01L29/78 371

Fターム (34件)：

5B025AA03 , 5B025AB01 , 5B025AC01 , 5B025AD02 , 5B025AD03 , 5B025AD04 , 5B025AD05 , 5B025AD08 , 5B025AE06 , 5B025AE07 , 5B025AE08 , 5F083EP02 , 5F083EP24 , 5F083EP32 , 5F083EP76 , 5F083ER03 , 5F083ER19 , 5F083GA15 , 5F083JA35 , 5F083LA04 , 5F083LA05 , 5F083LA10 , 5F083LA12 , 5F083LA16 , 5F083NA01 , 5F101BA02 , 5F101BB04 , 5F101BB17 , 5F101BC01 , 5F101BD22 , 5F101BD34 , 5F101BE02 , 5F101BE05 , 5F101BE07

引用特許：

出願人引用 (6件)

半導体記憶装置及びその製造方法
公報種別：公開公報出願番号：特願平9-305300 出願人：株式会社東芝
不揮発性半導体記憶素子及びその製造方法
公報種別：公開公報出願番号：特願2001-012442 出願人：ソニー株式会社
多値不揮発性半導体記憶装置
公報種別：公開公報出願番号：特願2000-232657 出願人：株式会社日立製作所, 株式会社日立超エル・エス・アイ・システムズ

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審査官引用 (1件)

特開平4-253375

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