半導体記憶装置

発明者： , ,
出願人/特許権者：
代理人 (1件)：土井健二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-132419
公開番号（公開出願番号）：特開平11-328967
出願日： 1998年05月14日
公開日（公表日）： 1999年11月30日
要約：

【要約】 (修正有)【課題】ビット線対間のクロストークと、それによる誤り読み出しを防止する。【解決手段】本発明は、例えばSRAM等のメモリセルがコラム方向に複数設けられ、そのコラムに対して複数対のビット線対が設けられたメモリ構成を対象とする。コラム内のメモリセルに対して、書き込み回路が、第1のビット線対を駆動してデータの書き込みを行い、同時にセンスアンプが第2のビット線対を介してデータの読み出しを行う。その場合に、同じコラムに設けられる第1のビット線対と第2のビット線対とが逆相信号に駆動された時に、読み出し用の第2のビット線対の微小な電位差が反転するのを防止する為に、第1の配線層に、第1及び第2のビット線対の一方のビット線がそれぞれ固定電位配線を介在して平行に配置され、更に、絶縁層を介して設けられる第2の配線層に、第1及び第2のビット線対の他方のビット線がそれぞれ固定電位配線を介在して平行に配置される。

請求項（抜粋）：

複数のメモリセルが配置されたコラムに対して、第1及び第2のビット線対がそれぞれ設けられ、前記メモリセルへのデータの書き込み時に前記第1のビット線対を駆動する書き込み回路と、前記メモリセルからのデータの読み出し時に前記第2のビット線対の電位差を検出するセンスアンプとを有する半導体記憶装置において、前記第1及び第2のビット線対の一方のビット線がそれらの間に固定電位配線を介在して平行に配置される第1の配線層と、前記第1及び第2のビット線対の他方のビット線がそれらの間に固定電位配線を介在して平行に配置され、前記第1の配線層と絶縁層を介して設けられた第2の配線層とを有し、前記第1及び第2のビット線対の前記一方のビット線と他方のビット線とが前記絶縁層を介して対向する位置に配置されていることを特徴とする半導体記憶装置。

引用特許：

審査官引用 (12件)

半導体装置
公報種別：公開公報出願番号：特願平8-171976 出願人：松下電子工業株式会社
特開平4-094569
特開平3-152793

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