半導体装置

発明者： ,
出願人/特許権者：
代理人 (1件)：宮井暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願2002-143252
公開番号（公開出願番号）：特開2003-332532
出願日： 2002年05月17日
公開日（公表日）： 2003年11月21日
要約：

【要約】【課題】小面積で大規模な容量を確保できる半導体装置を実現する。【解決手段】 DRAMセルアレイの複数のワード線WL1、WL2、WL3、WL4を共通化し端子VWLと接続し、ビット線BL1、BL2、BLX1、BLX2を共通化し端子VBLと接続し、DRAMセル41の端子MPと接続する複数のセルプレート配線を端子VMPと接続する。ビット線の接続端子VBLに電源電位VDD、セルプレート配線の接続端子VMPに接地電位VSSを与え、ワード線の接続端子VWLに電源電位VDDよりもDRAMセル41のトランスファーゲートであるNMOSトランジスタ411の閾値電圧分以上高い電位を与えてNMOSトランジスタ411を常にON状態とすることで、全てのDRAMセル41のキャパシタ412が電位VDD,VSS間の平滑容量として働き、小面積で大規模な平滑容量を容易に確保できる。

請求項（抜粋）：

列方向に並んで配置した複数のビット線と、行方向に並んで配置した複数のワード線と、前記ビット線とワード線との交差点に配置され、前記ビット線とプレート配線との間に直列接続されたトランスファーゲートとキャパシタを有し、前記トランスファーゲートの制御端子を前記ワード線に接続した複数のメモリセルとからなる容量セルアレイを備え、前記複数のビット線、前記複数のワード線、前記複数のメモリセルのキャパシタに接続されるプレート配線をそれぞれ共通に接続し、前記プレート配線とビット線にそれぞれの所定の電位を与え、前記複数のワード線に前記トランスファーゲートを導通状態にする電位を与えるようにしたことを特徴とする半導体装置。

IPC (5件)：

H01L 27/10 471 , H01L 27/10 461 , G11C 11/407 , H01L 21/822 , H01L 27/04

FI (4件)：

H01L 27/10 471 , H01L 27/10 461 , H01L 27/04 U , G11C 11/34 354 F

Fターム (29件)：

5F038AC20 , 5F038AV06 , 5F038CD05 , 5F038CD14 , 5F038DF05 , 5F038DF11 , 5F038DF14 , 5F038EZ20 , 5F083AD00 , 5F083GA11 , 5F083ZA12 , 5F083ZA13 , 5F083ZA28 , 5M024AA70 , 5M024BB02 , 5M024BB12 , 5M024BB13 , 5M024BB29 , 5M024CC12 , 5M024FF20 , 5M024GG12 , 5M024HH11 , 5M024KK35 , 5M024LL02 , 5M024LL04 , 5M024LL05 , 5M024PP01 , 5M024PP03 , 5M024PP05

引用特許：

審査官引用 (5件)

半導体記憶装置及びシステム
公報種別：公開公報出願番号：特願平9-074490 出願人：株式会社日立製作所, 株式会社日立超エル・エス・アイ・システムズ
直列接続デカップリング・コンデンサのためのバイアス回路
公報種別：公開公報出願番号：特願2000-121557 出願人：インターナショナル・ビジネス・マシーンズ・コーポレ-ション
半導体装置
公報種別：公開公報出願番号：特願平8-162068 出願人：三菱電機株式会社

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引用文献：

審査官引用 (1件)

超LSIメモリ, 19941105, 第129,130,159,160頁

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