パワーMOSFET

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出願人/特許権者：
代理人 (1件)：外川英明
公報種別：公開公報
出願番号（国際出願番号）：特願2001-066707
公開番号（公開出願番号）：特開2002-270840
出願日： 2001年03月09日
公開日（公表日）： 2002年09月20日
要約：

【要約】【課題】微細化に対してオン抵抗の低減が可能なパワーMOSFETを提供する。【解決手段】 n+型基板1上に積層形成されたn-型ドリフト層2、n--型エピタキシャル層3と、エピタキシャル層3の表面からドリフト層2中に達するように形成されたトレンチ溝4と、トレンチ溝4の側面および底面にゲート絶縁膜5を介してトレンチ溝4内に埋め込まれたゲート電極6と、エピタキシャル層3の表面にトレンチ溝4に接して形成されたn+型ソース層7と、エピタキシャル層3の表面に形成されたp+型層8と、ソース層7及びp+型層8に接続されたソース電極9と、n+基板1の裏面に接続されたドレイン電極10とを具備し、トレンチ溝4に挟まれたエピタキシャル層3は、ソース電極9とゲート電極6間の電圧が印可されないときに空乏化するように形成している。

請求項（抜粋）：

対向する第1主面及び第2主面を有する低抵抗の第一導電型半導体基板と、前記半導体基板の第1主面上に形成された第一導電型ドリフト層と、前記ドリフト層上に形成された高抵抗の第一導電型エピタキシャル層と、前記エピタキシャル層の表面から前記ドリフト層中に達するように形成されたトレンチ溝と、前記トレンチ溝の側面および底面にゲート絶縁膜を介して前記トレンチ溝内に埋め込まれたゲート電極と、前記エピタキシャル層の表面に前記トレンチ溝に接して形成された低抵抗の第一導電型ソース層と、前記エピタキシャル層の表面に形成された第二導電型ベース層と、前記ソース層と前記ベース層とに電気的に接続されたソース電極と、前記半導体基板の第2主面に電気的に接続されたドレイン電極とを具備し、前記トレンチ溝に挟まれた前記エピタキシャル層は、前記ソース電極と前記ゲート電極の間の電圧が印可されないときに空乏化するように形成することを特徴とするパワーMOSFET。

IPC (6件)：

H01L 29/78 653 , H01L 29/78 652 , H01L 29/78 , H01L 29/78 654 , H01L 21/28 301 , H01L 29/41

FI (8件)：

H01L 29/78 653 A , H01L 29/78 652 C , H01L 29/78 652 E , H01L 29/78 652 H , H01L 29/78 652 K , H01L 29/78 654 C , H01L 21/28 301 A , H01L 29/44 C

Fターム (10件)：

4M104AA01 , 4M104BB01 , 4M104BB40 , 4M104CC05 , 4M104DD43 , 4M104FF04 , 4M104FF31 , 4M104GG09 , 4M104GG18 , 4M104HH20

引用特許：

審査官引用 (7件)

たて型半導体素子およびその製造方法
公報種別：公開公報出願番号：特願平7-164965 出願人：富士電機株式会社
電力用半導体素子
公報種別：公開公報出願番号：特願平8-051291 出願人：富士電機株式会社
半導体装置の製造方法
公報種別：公開公報出願番号：特願平8-122430 出願人：トヨタ自動車株式会社

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