特許
J-GLOBAL ID：200903081333778560

半導体装置

発明者：
冨田 和朗

冨田 和朗 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (3件)： 吉田 茂明 ,  吉竹 英俊 ,  有田 貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2004-182366
公開番号（公開出願番号）：特開2006-005288
出願日： 2004年06月21日
公開日（公表日）： 2006年01月05日
要約：
【課題】Low-k膜を層間絶縁膜として用いた半導体装置であっても、ダイシング時に発生するクラックがシールリング部へ伝播するのを抑制し、半導体装置の信頼性を向上する技術を提供する。【解決手段】ダイシング領域側の各層にダミービア125,135,145,155,165を形成する。ダミービア125,135,145,155,165は上面からみて、縦横に等間隔に形成する。ダイシング時にクラックが発生しても、ダミービア125,135,145,155,165によって、クラックがシールリング部190にまで伝播するのを抑制することができる。その結果、回路形成領域の吸湿耐性を向上させ、信頼性の劣化を防止することができる。【選択図】図1
請求項（抜粋）：
比誘電率が3以下の層間絶縁膜と、 半導体チップの回路形成領域を囲むように前記半導体チップのエッジ部近傍の前記層間絶縁膜内に形成されたシールリング部と を備える半導体装置であって、 前記半導体チップのダイシング領域において、前記層間絶縁膜内に前記シールリング部を囲うように形成されたダミーパターン を備えることを特徴とする半導体装置。
IPC (2件)：
H01L 23/52 ,  H01L 21/320
FI (1件)：
H01L21/88 S
Fターム (34件)：
5F033HH08 ,  5F033HH11 ,  5F033HH18 ,  5F033HH21 ,  5F033HH32 ,  5F033HH33 ,  5F033JJ11 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ21 ,  5F033JJ32 ,  5F033JJ33 ,  5F033KK03 ,  5F033KK11 ,  5F033KK21 ,  5F033KK32 ,  5F033MM13 ,  5F033NN07 ,  5F033NN29 ,  5F033PP06 ,  5F033PP15 ,  5F033PP26 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR01 ,  5F033RR04 ,  5F033RR06 ,  5F033SS04 ,  5F033SS15 ,  5F033VV01 ,  5F033WW01 ,  5F033XX17
引用特許：
出願人引用 (1件) 審査官引用 (3件)
  • 半導体装置及びその製造方法
    公報種別：公開公報   出願番号：特願2002-316605   出願人：富士通株式会社
  • 集積回路
    公報種別：公開公報   出願番号：特願平11-317642   出願人：モトローラ・インコーポレイテッド
  • 半導体装置
    公報種別：公開公報   出願番号：特願2001-233745   出願人：セイコーエプソン株式会社

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