特許
J-GLOBAL ID：200903081518264678
MOS半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願2002-114961
公開番号（公開出願番号）：特開2003-309257
出願日： 2002年04月17日
公開日（公表日）： 2003年10月31日
要約：
【要約】【課題】 従来のMOSトランジスタでは、ドレイン取り出し領域をイオン注入工程により形成した後に、ゲート電極等を形成していたため、マスクずれを考慮しなければならず、素子の微細化が困難であるという問題があった。【解決手段】 本発明のMOSトランジスタ21では、エピタキシャル層23上にLOCOS酸化膜28、ゲート電極35を形成した後に、ドレイン取り出し領域であるN+型の拡散領域31を形成する。そして、この工程では、LOCOS酸化膜28上のゲート電極35の一端をマスクとしてセルファラインにより形成する。そのことで、マスクずれを考慮することなくN+型の拡散領域31を形成でき、耐圧特性等の所望の特性を実現したMOSトランジスタ21を形成することができる。
請求項（抜粋）：
一導電型の半導体基板を準備し、前記基板表面に逆導電型の不純物を導入した後、前記基板上にエピタキシャル層を堆積し、前記基板と前記エピタキシャル層との境界面を挟むように埋め込み層を形成する工程と、前記エピタキシャル層表面の所望の領域にLOCOS酸化膜を形成し、前記LOCOS酸化膜の少なくとも一部を露出するようにレジストを形成した後、前記LOCOS酸化膜上から逆導電型の不純物イオンを注入しドレイン取り出し領域となる第1の逆導電型の拡散領域を形成する工程と、前記エピタキシャル層表面にゲート酸化膜を形成した後、少なくとも一部が前記LOCOS酸化膜上に位置する多結晶シリコンからなるゲート電極を成する工程と、前記エピタキシャル層にチャネル形成領域となる一導電型の拡散領域を形成した後、前記一導電型の拡散領域と二重拡散構造を構成するようにソース領域となる第2の逆導電型の拡散領域を形成する工程とを具備することを特徴とするMOS半導体装置の製造方法。
Fターム (28件)：
5F140AA25
, 5F140AA30
, 5F140AA39
, 5F140AB03
, 5F140AC21
, 5F140BA01
, 5F140BA16
, 5F140BC12
, 5F140BD19
, 5F140BF01
, 5F140BF04
, 5F140BF44
, 5F140BG27
, 5F140BG32
, 5F140BG37
, 5F140BH13
, 5F140BH19
, 5F140BH30
, 5F140BJ01
, 5F140BJ05
, 5F140BK13
, 5F140BK25
, 5F140CB01
, 5F140CB02
, 5F140CC02
, 5F140CC07
, 5F140CD02
, 5F140CF00
