特許
J-GLOBAL ID：200903082003214445
メモリセル、記憶回路ブロック及びデータの書き込み方法
発明者：
,
,
出願人/特許権者：
代理人 (1件)：
坂口 博 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-193866
公開番号（公開出願番号）：特開2003-017662
出願日： 2001年06月27日
公開日（公表日）： 2003年01月17日
要約：
【要約】【課題】 本発明は、書き込み電流を減少させることが可能なメモリセル、記憶回路ブロック及びデータの書き込み方法を提供することにある。【解決手段】 本発明のメモリセル12は、記憶素子28を第1のビット・ライン14とで挟める位置に第2のビット・ライン15を設けるように構成した。第2のビット・ライン15は、第1のビット・ライン14と少なくとも記憶素子28付近で並行し、記憶素子28と非接触である。
請求項（抜粋）：
第1のビット・ラインと、該第1のビット・ラインに接続され、少なくとも該第1のビット・ラインに流れる電流によって生成される磁界の向きに応じて磁化の向きが決定される強磁性体の層を含む記憶素子と、スイッチング素子と、該第1のビット・ラインとで該記憶素子を挟み、該記憶素子と該スイッチング素子とを接続する第1の配線構造体と、前記記憶素子を前記第1のビット・ラインとで挟める位置に設けた第2のビット・ラインと、を含むメモリセル。
IPC (5件)：
H01L 27/105
, G11C 11/14
, G11C 11/15
, H01L 27/10 471
, H01L 43/08
G11C 11/14 A
, G11C 11/15
, H01L 27/10 471
, H01L 43/08 Z
, H01L 27/10 447
5F083FZ10
, 5F083GA05
, 5F083LA12
