特許
J-GLOBAL ID:200903082651030503

半導体記憶装置、表示装置及び携帯電子機器

発明者:
出願人/特許権者:
代理人 (3件): 山崎 宏 ,  前田 厚司 ,  仲倉 幸典
公報種別:公開公報
出願番号(国際出願番号):特願2003-141908
公開番号(公開出願番号):特開2004-348792
出願日: 2003年05月20日
公開日(公表日): 2004年12月09日
要約:
【課題】微細化が容易な不揮発性のメモリ素子を備えた半導体記憶装置及び携帯電子機器を提供すること。【解決手段】半導体記憶装置は、複数のメモリ素子を配列したメモリセルアレイ21と、プログラムベリファイ回路30とを備える。メモリ素子1,33は、半導体層102上にゲート絶縁膜103を介して形成されたゲート電極104と、ゲート電極104下に配置されたチャネル領域と、チャネル領域の両側で、チャネル領域と逆導電型の拡散領域107abと、ゲート電極104の両側で、電荷を保持する機能を有するメモリ機能体109とを備える。上記プログラムベリファイ回路30のプログラムロードレジスタ32は、正しく書き込まれたと最初にベリファイされたメモリ素子33について、書き込みが必要であると言う状態を排除する。【選択図】 図1
請求項(抜粋):
複数のメモリ素子を有するメモリセルアレイと、上記複数のメモリ素子への書き込み電圧の印加を制御するためのプログラムベリファイ回路とを備えた半導体記憶装置であって、 上記メモリ素子は、 半導体層上にゲート絶縁膜を介して形成されたゲート電極と、 このゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、 上記チャネル領域の両側に配置されると共に、上記チャネル領域と逆導電型を有する拡散領域と、 上記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体とを備え、 上記プログラムベリファイ回路は、 書き込まれている各メモリ素子の現在の状態と、上記メモリ素子が書き込まれるべき状態とを比較するコンパレータと、 上記コンパレータに連結されていると共に、上記コンパレータから出力されて上記メモリ素子がさらに書き込まれるべきか否かを示す値を各メモリ素子について格納するプログラムロード回路とを備え、 上記プログラムロード回路は、上記メモリ素子が上記コンパレータによって書き込まれたと最初に一旦ベリファイされると、上記メモリ素子の更なる書き込みが必要であることを示す値を、各メモリ素子について格納することを排除する回路を含むことを特徴とする半導体記憶装置。
IPC (8件):
G11C16/02 ,  G11C16/04 ,  H01L21/8234 ,  H01L21/8247 ,  H01L27/088 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (8件):
G11C17/00 611A ,  H01L27/10 434 ,  H01L29/78 371 ,  H01L27/08 102B ,  G11C17/00 601E ,  G11C17/00 641 ,  G11C17/00 624 ,  H01L27/08 102H
Fターム (48件):
5B025AD04 ,  5B025AD07 ,  5B025AF04 ,  5F048AB01 ,  5F048AB03 ,  5F048AC01 ,  5F048BA01 ,  5F048BB05 ,  5F048BB08 ,  5F048BB09 ,  5F048BB11 ,  5F048BB12 ,  5F048BC06 ,  5F048DA25 ,  5F048DA27 ,  5F048DA30 ,  5F083EP17 ,  5F083ER02 ,  5F083ER11 ,  5F083ER29 ,  5F083HA02 ,  5F083HA06 ,  5F083JA02 ,  5F083JA04 ,  5F083JA06 ,  5F083JA33 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083NA01 ,  5F083PR39 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR53 ,  5F083PR54 ,  5F083PR55 ,  5F083ZA12 ,  5F083ZA21 ,  5F101BA45 ,  5F101BA54 ,  5F101BC11 ,  5F101BD36 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BF05 ,  5F101BH21
引用特許:
審査官引用 (5件)
全件表示

前のページに戻る