特許
J-GLOBAL ID：200903067763399330

半導体記憶装置およびその製造方法

発明者：
西岡 康隆

西岡 康隆 について

, 
徳田 安紀

徳田 安紀 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 青山 葆 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-010029
公開番号（公開出願番号）：特開平10-209394
出願日： 1997年01月23日
公開日（公表日）： 1998年08月07日
要約：
【要約】【課題】 キャパシタ誘電体膜に金属酸化膜からなる高誘電体薄膜を用いた半導体記憶装置において、キャパシタ特性の劣化を防止した半導体記憶装置を提供する。【解決手段】 層間絶縁膜上に形成された遮断膜のストレージ電極形成箇所のみを除去してストレージ電極を形成し、ストレージ電極上に形成されるキャパシタ誘電体膜とストレージコンタクトプラグとの間に遮断膜を設ける。
請求項（抜粋）：
複数のワード線およびビット線を設けた半導体基板と、層間絶縁膜を介して上記半導体基板上に分離して設けられた複数のストレージ電極と、上記層間絶縁膜および上記ストレージ電極上の全面に順次積層して形成されたキャパシタ誘電体膜およびキャパシタ上部電極とから形成される複数のキャパシタと、上記層間絶縁膜中に設けられたストレージコンタクトプラグにより、上記半導体基板と上記ストレージ電極が電気的に接続される半導体記憶装置において、上記キャパシタ誘電体膜が、高誘電率の金属酸化物材料から形成され、上記ストレージ電極の下部領域からはみ出す上記ストレージコンタクトプラグの上部領域が上記キャパシタ誘電体膜と接触しないように、上記キャパシタ誘電体膜の下部領域に遮断膜を設けることを特徴とする半導体記憶装置。
IPC (8件)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/10 451 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (5件)：
H01L 27/10 621 B ,  H01L 27/10 451 ,  H01L 27/04 C ,  H01L 27/10 651 ,  H01L 29/78 371
引用特許：
出願人引用 (7件)
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審査官引用 (6件)
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