特許
J-GLOBAL ID：200903082997352353

半導体装置の製造方法

発明者：
岩元 勇人

岩元 勇人 について

, 
片桐 孝浩

片桐 孝浩 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2006-032676
公開番号（公開出願番号）：特開2007-214362
出願日： 2006年02月09日
公開日（公表日）： 2007年08月23日
要約：
【課題】リセスを形成する際に、できるだけ深くならないようにして、チャネル形成領域側に広げて形成でき、SiGe膜のエピタキシャル成長時の異常成長やトランジスタの素子分離特性の悪化を抑制できる半導体装置の製造方法を提供する。【解決手段】半導体基板(10a)の表面にゲート絶縁膜20aを介してゲート電極21aを形成し、ゲート電極21aの両側部において半導体基板(10a)にリセスAを形成し、次に、リセスAの内壁面において、リセスAの側面より底面に高い選択性をもって異方的にマスク25を形成し、次に、マスク25でリセスAの底面を保護しながらエッチングを行い、リセスAをゲート電極21a側に拡張し、次に、マスク25を除去し、リセスAに導電体を埋め込んで、ゲート電極21aの両側部に一対のソース・ドレイン領域を形成する。【選択図】図4
請求項（抜粋）：
半導体基板の表面にゲート絶縁膜を介してゲート電極を形成する工程と、 前記ゲート電極の両側部において前記半導体基板にリセスを形成する工程と、 前記リセスの内壁面において、前記リセスの側面より底面に高い選択性をもって異方的にマスクを形成する工程と、 前記マスクで前記リセスの底面を保護しながらエッチングを行い、前記リセスを前記ゲート電極側に拡張する工程と、 前記マスクを除去する工程と、 前記リセスに導電体を埋め込んで、前記ゲート電極の両側部に一対のソース・ドレイン領域を形成する工程と を有する 半導体装置の製造方法。
IPC (5件)：
H01L 29/78 ,  H01L 21/336 ,  H01L 21/823 ,  H01L 27/092 ,  H01L 21/20
FI (5件)：
H01L29/78 301S ,  H01L29/78 301Y ,  H01L27/08 321E ,  H01L27/08 321C ,  H01L21/20
Fターム (53件)：
5F048AA04 ,  5F048AC03 ,  5F048BA01 ,  5F048BB05 ,  5F048BB08 ,  5F048BB11 ,  5F048BC01 ,  5F048BC05 ,  5F048BC15 ,  5F048BC18 ,  5F048BC19 ,  5F048BD00 ,  5F048BE03 ,  5F048BG13 ,  5F048DA19 ,  5F048DA23 ,  5F048DA25 ,  5F048DA27 ,  5F048DA30 ,  5F140AA05 ,  5F140AB03 ,  5F140AC28 ,  5F140BA01 ,  5F140BD11 ,  5F140BE07 ,  5F140BF04 ,  5F140BF08 ,  5F140BG08 ,  5F140BG09 ,  5F140BG12 ,  5F140BG14 ,  5F140BG22 ,  5F140BG52 ,  5F140BG53 ,  5F140BH06 ,  5F140BH14 ,  5F140BH27 ,  5F140BK08 ,  5F140BK09 ,  5F140BK12 ,  5F140BK13 ,  5F140BK18 ,  5F140CB04 ,  5F140CC08 ,  5F140CC12 ,  5F140CE14 ,  5F152LL02 ,  5F152LM02 ,  5F152LM04 ,  5F152MM04 ,  5F152NN03 ,  5F152NQ03 ,  5F152NQ04
引用特許：
出願人引用 (4件)
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審査官引用 (3件)

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